Muito interessante
2019 Revisão do Simpósio de Tecnologia TSMC Parte I
Artigo completo:
https://www.semiwiki.com/forum/content/8147-quick-tsmc-2019-tech-symposium-overview.html
https://www.semiwiki.com/forum/content/8149-2019-tsmc-technology-symposium-review-part-i.html
https://www.semiwiki.com/forum/content/8150-tsmc-technology-symposium-review-part-ii.html
https://en.ctimes.com.tw/DispNews.asp?O=HK2AN94TZR6SAA00NZ
https://semiengineering.com/more-2-5d-3d-fan-out-packages-ahead/
https://www.eetimes.com/document.asp?doc_id=1279540
https://en.wikipedia.org/wiki/Three-dimensional_integrated_circuit
https://semiengineering.com/new-design-approaches-at-7-5nm/
https://semiengineering.com/the-problem-with-post-silicon-debug/
https://semiengineering.com/single-vs-multi-patterning-euv/
Todos os anos, a TSMC realiza dois grandes eventos de clientes em todo o mundo - o Simpósio de Tecnologia da TSMC na Primavera e o Fórum de Ecossistema da Plataforma de Inovação Aberta da TSMC no Outono. O evento Technology Symposium foi realizado recentemente em Santa Clara, Califórnia, fornecendo uma extensa atualização sobre o status do desenvolvimento de tecnologias avançadas de semicondutores e embalagens. Este artigo analisa brevemente os destaques das apresentações do processo de semicondutores - um artigo subseqüente revisará os anúncios de embalagem avançados.
Primeiro, alguns itens gerais que podem ser de interesse.
Longevidade ATSMC foi fundada em 1987 e realiza anualmente eventos do Technology Simpósio desde 1994 - este foi o 25º aniversário (que foi destacado predominantemente em todo o Centro de Convenções de Santa Clara).“O primeiro simpósio do Vale do Silício teve menos de 100 participantes - agora, o público é superior a 2000.” , segundo Dave Keller, presidente e CEO da TSMC North America.
Melhor Cotação do Dia O
Dr. Cheng-Ming Liu, Diretor de Desenvolvimento de Negócios Automotivos, descreve os requisitos exclusivos dos clientes automotivos da TSMC, especificamente no que diz respeito à continuidade do fornecimento durante uma vida útil do produto muito maior. Ele indicou:
“Nosso compromisso com os processos herdados é inabalável. Nós nunca fechamos uma fábrica ou fechamos uma tecnologia de processo. ” (Wow.)
Melhor Quip do Dia
Dr. Y.-J. Mii, Vice-Presidente Sênior de Pesquisa e Desenvolvimento / Desenvolvimento de Tecnologia, destacou três eras de desenvolvimento de tecnologia de processo, conforme ilustrado na figura abaixo de sua apresentação.
Na primeira fase, a escala de Dennard se refere ao objetivo de escalar as dimensões litográficas lineares do FEOL por um fator de “s” (s <1) em sucessivos nós de processo, alcançando uma melhoria de (1 / s ** 2) na densidade do circuito. medido como portões / mm ** 2. A próxima fase concentrou-se em melhorias materiais e a fase atual concentra-se na co-otimização de tecnologia de projeto - mais sobre isso em breve.
Em uma apresentação subsequente no simpósio, o Dr. Doug Yu, vice-presidente de Pesquisa e Desenvolvimento de Interconexão e Embalagem Integrada, descreveu como a tecnologia avançada de embalagem também tem se concentrado no dimensionamento, embora por um período mais curto.
“Por mais de 10 anos, os pacotes também ofereceram melhorias bidimensionais para a camada de redistribuição (RDL) e a litografia de relevo. Com a tecnologia de empilhamento vertical 3D multi-die, que estamos descrevendo hoje - especificamente, a oferta SoIC da TSMC - estamos proporcionando grandes melhorias na densidade do circuito. S é igual a zero. Ou, em outras palavras, escala infinita. ”
(De fato, é fácil prever tecnologias de produto começando a usar a métrica“ portões / mm ** 3 ”.)
Aqui está uma breve recapitulação do status da tecnologia avançada de processo da TSMC.
N7 / N7 +
TSMC anunciou os nós de processo N7 e N7 + no simpósio há dois anos. (
link )
O N7 é o processo FinFET “baseline”, enquanto o N7 + oferece uma melhor densidade do circuito com a introdução da litografia EUV para camadas FEOL selecionadas. A transição do design IP do N7 para o N7 + requer a reimplementação, para alcançar uma melhoria na densidade da porta lógica de 1.2X. Principais destaques incluem:
- N7 está em produção, com mais de 100 novas fitas prontas (NTOs) previstas para 2019
- Introdução ao IP chave: Seres PAM4 de 112Gbps
- O N7 + está se beneficiando das melhorias na potência de saída sustentada do EUV (~ 280W) e do tempo de atividade (~ 85%). "Embora prevamos novas melhorias na energia e tempo de atividade, essas medidas são suficientes para prosseguir para a rampa de volume do N7 +" , disse a TSMC.
- A TSMC concentrou-se na redução da densidade de defeitos (D0) para o N7. “A rampa de melhoria de D0 foi mais rápida do que os nós anteriores, em um intervalo comparável após a rampa de volume de produção inicial” , de acordo com a TSMC.
- A TSMC ilustrou uma dicotomia em tamanhos de moldes N7 - clientes móveis <100 mm ** 2 e clientes HPC> 300 mm ** 2.
- Para minha lembrança, pela primeira vez a TSMC também indicou que está rastreando D0 especificamente para “chips grandes” e relatou um aprendizado de redução comparável para projetos grandes como para outros produtos N7.
- O N7 + entrará na rampa de volume em 2H2019 e está demonstrando taxas de defeito D0 comparáveis como N7.
O N6
TSMC introduziu uma nova oferta de nó, denotada como N6. Este nó tem algumas características muito exclusivas:
- Regra de design compatível com N7 (por exemplo, pitch M1 de 57 mm, igual a N7)
- Modelos IP compatíveis com N7
- incorpora litografia EUV para camadas FEOL limitadas - “mais 1 camada EUV do que N7 +, aproveitando o aprendizado do N7 + e do N5”
- controle mais rigoroso do processo, tempo de ciclo mais rápido que o N7
- mesmos fluxos de referência EDA, algoritmos de preenchimento, etc., como N7
- Projetos N7 poderiam simplesmente "re-tapeout" (RTO) para N6 para um melhor rendimento com litografia de máscara EUV
- ou, projetos N7 poderiam submeter um novo tapeout (NTO) reimplementando blocos lógicos usando uma biblioteca de células padrão N6 (H240) que alavanca um dispositivo “CPODE” (CPODE) comum entre as células para uma melhoria de 18% na densidade do bloco lógico.
- produção de risco no 1T'20 (uma pilha de interconexão metálica de 13 níveis foi ilustrada)
- embora a regra de design compatível com o N7, o N6 também introduza um recurso muito exclusivo - "roteamento M0"
O N6 parece-me uma continuação da introdução pela TSMC de um roteiro de processo de “meio nó”, conforme ilustrado abaixo.
Um processo de meio nó é uma decisão voltada para a engenharia e voltada para os negócios, a fim de fornecer um caminho de migração de projeto de baixo risco, para oferecer uma opção de custo reduzido a um projeto N7 existente como um “retrocesso intermediário”.
A introdução do N6 também destaca uma questão que se tornará cada vez mais problemática. A migração de um design que integra IP externo depende dos recursos financeiros e de engenharia do provedor de IP para desenvolver, liberar (em um testsite shuttle), caracterizar e qualificar o IP em um novo nó em um cronograma adequado. O N6 oferece uma oportunidade para introduzir um kicker sem essa restrição de liberação IP externa.
N5
O nó de processo N5 incorpora litografia EUV adicional, para reduzir a contagem de máscaras para camadas que, de outra forma, exigiriam multipadronamento extensivo.
- a produção de risco teve início em março'19, rampa de alto volume no 2T'20 no recém-concluído Gigafab 18 em Tainan (instalação de equipamentos fase 1 concluída em março'19)
- destina-se a suportar clientes de “plataformas” de computação móveis e de alto desempenho; aplicações de alto desempenho vão querer utilizar um novo dispositivo “extra low Vt” (ELVT)
- Suporte a dispositivos 1.5V ou 1.2VI / O
- uma oferta N5P (“plus”) está planejada, com um aumento de desempenho de + 7% a uma potência constante, ou ~ 15% de redução de potência a um desempenho constante acima de N5 (um ano após o N5)
- O N5 utilizará um canal de dispositivos de alta mobilidade (Ge)
Engenharia avançada de materiais
Além da introdução do N5 de um canal de alta mobilidade, a TSMC destacou mais materiais e atualizações de engenharia de dispositivos:
- oferta MIM de super-alta densidade (N5), com densidade de inserção 2X ff / um ** 2 e 2X
- novos materiais dielétricos low-K
- metal Reactive Ion Etching (RIE), substituindo Cu damascene por metal pitch <30um
- um "cap" de grafeno para reduzir a resistividade da interconexão de Cu
Uma capacitância MIM local melhorada ajudará a endereçar a corrente aumentada da maior densidade de porta. A TSMC indicou que um aumento de desempenho esperado de um dígito percentual poderia ser realizado para projetos de alto desempenho (alta atividade de comutação).
Os nós 16FFC e 12FFC receberam melhorias na engenharia de dispositivos:
- 16FFC +: + 10% perf @ potência constante, + 20% potência @ constante perf sobre 16FFC
- 12FFC +: + 7% perf @ potência constante, + 15% potência @ constante perf sobre 12FFC
NTO's para esses nós serão aceitos no 3T'19.
A TSMC também destacou brevemente as atividades de P & D em pesquisa de materiais para nós futuros - por exemplo, canais de dispositivos Ge nanofios / nanofios, materiais semicondutores 2D (ZrSe2, MoSe2) - veja a figura abaixo (Fonte: TSMC).
Excelência em Manufatura O
Dr. JK Wang, SVP, Operações Fab, forneceu uma discussão detalhada dos esforços contínuos para reduzir o DPPM e sustentar a “excelência em manufatura”. De nota específica foram as medidas tomadas para atender os requisitos de confiabilidade exigentes dos clientes automotivos. Os destaques da apresentação do Dr. Wang incluíram:
“Desde a introdução do nó N16, aceleramos a rampa de capacidade de fabricação para cada nó nos primeiros 6 meses em uma taxa cada vez maior. A capacidade do N7 em 2019 será superior a 1M 12 ”wafers por ano. A rampa de capacidade N10 / N7 triplicou desde 2017, já que as fases 5 a 7 do Gigafab 15 estão on-line. ”
“ Implementamos um controle estatístico agressivo do processo (medido em locais de controle de wafer)
para detecção precoce, parada e correção de variações de processo - por exemplo, mudanças para cima / baixo nas medidas de linha de base, um desvio de variação, incompatibilidade entre as ferramentas. Estabelecemos critérios de medição do perfil wafer 2D e monitoramento e comparação in-line para um perfil de “aceitação” em cada wafer. ”
“ A taxa de redução DDM no N7 foi a mais rápida de qualquer nó. ”
“ Para clientes automotivos, temos implementou medidas exclusivas para atender aos exigentes requisitos do DPPM. Vamos apagar bons dados em uma zona ruim. E há critérios de SPC para um lote dissidente, que será desmantelado. ”
“ Daremos suporte ao limite de especificação superior específico do produto e aos critérios de limite de especificação inferiores. Nós vamos descartar uma bolacha de limite fora das especificações ou manter o lote inteiro para a avaliação de risco do cliente ”. (Veja as figuras abaixo. Fonte: TSMC)
Plataforma Automotiva A
TSMC desenvolveu uma abordagem para o desenvolvimento de processos e recursos de capacitação de projetos focados em quatro plataformas - móveis, HPC, IoT e automotivas. O Dr. Cheng-Min Lin, Diretor da Unidade de Negócios Automotivos, forneceu uma atualização sobre a plataforma e as características exclusivas dos clientes automotivos.
N16FFC e N7
A plataforma 16FFC foi qualificado para aplicações em ambiente automotivo - por exemplo, modelos SPICE e envelhecimento, caracterização IP de fundação, memória não volátil, interface IP. A plataforma N7 será (AEC-Q100 e ASIL-B) qualificada em 2020. "
Os clientes automotivos tendem a se atrasar em cerca de 2 a 3 anos para alavancar o aprendizado do DPPM - embora esse intervalo esteja diminuindo. Antecipamos a agressiva adoção automotiva do N7 em 2021. ”, indicou o Dr. Lin.
Resumo
Houve uma conjectura / piada
ocorrendo há alguns anos atrás, sugerindo que
“apenas 7 clientes poderão ter recursos para projetos de 7 nm e apenas 5 clientes a 5 nm” .
Claramente, o momento por trás do N7 / N6 e do N5 em aplicativos de comunicação móvel, HPC e automotivo (L1-L5) elimina essa ideia. A TSMC está investindo significativamente na capacitação desses nós através da DTCO, alavancando progressos significativos na litografia EUV e a introdução de novos materiais.
Resumo
Ambas as ofertas de pacotes “back-end” 2.5D e InFO continuam a evoluir. .
No entanto, para mim, o ponto alto foi a introdução do die empilhado full-3D Cu-tight pitch, Cu da topologia SoIC. A densidade do circuito disponível (por mm ** 3) será muito atraente. No entanto, os desafios para alavancar essa tecnologia serão consideráveis, desde o particionamento da arquitetura do sistema até a complexa análise elétrica / térmica / mecânica nas interfaces de matriz empilhada.
A Lei de Moore está definitivamente viva e bem, embora necessite de óculos 3D.
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