Se lembra daquelas placas-mãe dual socket que ninguém recomendava pra jogos por causa da alta latência?
Ryzen é basicamente isso dentro do die, com vários bloquinhos chamados CCX que contém 3 a 4 núcleos dentro deles. Os 3900X e 3950X tem 4 CCX, 2 em cada conjunto (chamados de CCD) e por isso tem o dobro de cache.
A qualidade de cada CCX não é uniforme. Se tu pegar um 3800X, muito provavelmente um dos conjuntos de 4 núcleos é melhor do que o outro. Isso é ainda mais acentuado nos 3900X e 3950X porque eles tem 4 CCX ao invés de 2. Quando ligo o PBO e fico observando o boost, é bem claro que tem alguns núcleos que sobem muito mais que o resto (os 4.7Ghz que aparecem de vez em nunca são sempre nos mesmos 3 núcleos). Já tem outros que parecem terem vindo do pior lote de 3700X.
Quando a gente fazer overclock do jeito tradicional, a gente chega numa frequência estável X, mas pode ser que um dos CCX tenha núcleos que possam ir além com menos tensão, daí o overclock por CCX.
Eu nunca fiz por causa da trabalheira e de depender do Ryzen Master. Prefiro soluções via BIOS porque continuam aplicadas mesmo se eu reiniciar, formatar, bootar em outro OS, etc.
Edit: agora que vi que a dúvida era sobre o programa, e não o que é o CCX. Desconsidere. hue
3800 para um par de memória que eu paguei R$ 500 é um bom numero em! eu comprei por recomendação do pessoal do site do Pelando e falaram que os chips dessa memória são muito bons.
- AMD Ryzen 7 3800XT (boletei por R$2.300,00 e só falta pagar)
- Placa-mãe Asus TUF Gaming B550M-Plus (R$1.300,00 na Kabum)
- Cooler DeepCool Gammaxx GTE V2 Black (por R$169,90 na Pichau)
- Memórias: a definir (provavelmente uma HyperX Fury, 16GB (2x8GB), 3600MHz, CL 17, na Kabum, POR r$750,00)
O restante das peças vou utilizar as usadas que já tenho.
Opinem por gentileza. A ideia é pegar posteriormente um gabinete pequeno, tipo Galax Nebulosa (vi agora que ele voltou a ser vendido, e com um preço ótimo, e provavelmente já vou comprar também), e assim a placa-mãe precisa ser m-atx. Creio que não terei problemas de refrigeração interna com os SSDs m2 e VRM, pois montei uma máquina esses dias para minha irmã com o Galax Nebulosa e 4 fans Pichau wave, e ficou com ventilação excelente. Será que o Gammaxx GTE V2 segura bem o 3800XT nesse setup sem fazer muito ruído?
Sim, mas a versão m-atx da Tuf x570 não consigo achar no momento. Aliás a B550M-Plus na Kabum já era, mas consegui boletar na GK por R$1.185,00. Nunca comprei nessa loja, mas tomara que não dê problema.
3800 para um par de memória que eu paguei R$ 500 é um bom numero em! eu comprei por recomendação do pessoal do site do Pelando e falaram que os chips dessa memória são muito bons.
TSMC plans to build its 2nm wafer fab in Hsinchu, where land has already been obtained for the facility, according to YP Chin, senior vice president for operations at the foundry house.
www.digitimes.com
A TSMC planeja construir sua fábrica de wafer de 2 nm em Hsinchu, onde um terreno já foi obtido para a instalação, de acordo com YP Chin, vice-presidente sênior de operações na fundição.
A Taiwan Semiconductor Manufacturing Co (TSMC, 台積電) disse ontem que vai abrir um novo centro de pesquisa e desenvolvimento (P&D) de ponta em Hsinchu no próximo ano para desenvolver tecnologia de 2 nanômetros (nm) para garantir sua liderança em tecnologia.
A maior fabricante de chips contratada do mundo disse que também está buscando adquirir um terreno adjacente ao novo centro de P&D para construir uma fábrica de chips de 2 nanômetros.
Esta é a primeira vez que a TSMC revela detalhes sobre seus planos de passar para a tecnologia de 2 nanômetros.
A empresa investiu pesadamente em P&D e capacidade avançada, oferecendo chips de 7 nanômetros em 2018 e chips de 5 nanômetros este ano, com planos de iniciar a produção em volume de chips de 3 nanômetros no segundo semestre de 2022, para manter sua vantagem sobre os concorrentes como Samsung Electronics Co.
Os chips de 2 nanômetros são uma geração mais avançada do que os de 3 nanômetros.
O novo centro de P&D, apelidado de “Bell Lab” da TSMC, deve abrigar 8.000 cientistas e engenheiros para desenvolver tecnologias de chip de próxima geração, disse ontem o vice-presidente sênior da TSMC, Kevin Zhang (張曉強), em um simpósio de tecnologia online.
Ele será composto por duas seções de P&D - R1 e R2 - e um prédio de escritórios, disse a empresa.
O R1 está em construção e deve entrar em operação no próximo ano, disse Zhang.
Ele servirá como base para a TSMC explorar a tecnologia de 2 nanômetros e tecnologias de geração futura, disse o vice-presidente sênior da TSMC, YP Chin (秦永沛).
A TSMC gastou mais de US $ 10 bilhões por ano na expansão da capacidade de tecnologia avançada nos últimos anos para atender à demanda dos clientes, disse Chin.
O investimento permitiu à TSMC aumentar sua capacidade de tecnologia avançada a uma taxa composta de crescimento anual de 28 por cento de 2016 a este ano, disse ele.
Para lidar com a demanda robusta, a fabricante de chips continuou a expandir sua capacidade de tecnologia de 7 nanômetros, que deve ser 3,5 vezes maior do que quando lançou a tecnologia em 2018, disse Chin.
A capacidade da tecnologia de 5 nanômetros deve crescer 1,8 vezes em 2022, em comparação com a capacidade deste ano, acrescentou.
Até o momento, a TSMC já vendeu mais de 1 bilhão de chips de 7 nanômetros, disse a empresa.
“Se você tem um telefone 5G, provavelmente o telefone é alimentado por chips de 7 nanômetros da TSMC”, disse Zhang.
Como a tecnologia de semicondutores está evoluindo rapidamente e se tornando cada vez mais complexa, a TSMC tem aumentado os gastos com P&D para garantir que seja capaz de oferecer as tecnologias mais avançadas aos seus clientes agora e nos próximos anos, disse Zhang.
A fabricante de chips gastou US $ 2,96 bilhões em P&D no ano passado, 3,86% a mais que em 2018, mostrou a apresentação de Chang.
Seu quadro de funcionários de P&D também aumentou para 5.901 no ano passado, de 5.609 em 2018, ele mostrou.
Tainan é um importante centro de manufatura para as tecnologias avançadas da empresa.
Marvell fala sobre o processo de 5nm da TSMC Como 5 é mais do que 7?
Marvell’s ASIC division laid out some interesting process numbers in a recent briefing.
semiaccurate.com
Então, no final, o que temos? A Marvell está falando sobre o processo de 5 nm da TSMC e fazendo isso com números. Melhor ainda, eles não estão falando sobre números vagos que definem os limites da tecnologia de processo, eles estão falando sobre desempenho no mundo real e valores de área para seu IP. Para SemiAccurate que é muito mais interessante do que a maioria das afirmações de tecnologia, espero que você pense assim também.
TSMC promete até 15% mais performance no processo de 5nm e já fala dos 3nm
Componentes de 5nm já estão sendo fabricados em altas quantidades para este ano
A TSMC começou nessa semana o seu Technology Symposium online para discutir suas tecnologias com empresas e profissionais do mundo dos semicondutores. P...
adrenaline.com.br
TSMC prepara em nós de processo de 5 nm e 3 nm, apresenta 3DFabric Tech
TSMC coloca a Intel no retrovisor
O 26º Simpósio de Tecnologia da TSMC começou hoje com detalhes sobre seu progresso com seu processo N7 de 7nm, N5, N4 e N3 de 3nm N3. A TSMC também compartilhou detalhes sobre sua tecnologia 3DFabric e forneceu algumas dicas sobre quais tecnologias ela usará para continuar a escalar além do nó de 3 nm. A TSMC já interrompeu a hierarquia da indústria de semicondutores quando deixou de lado a Intel e a Samsung e mudou-se para seu nó de 7 nm líder da indústria, colocando o concorrente da Intel, AMD (entre outros), na vanguarda. Ainda assim, a empresa não mostra sinais de desacelerar seu ritmo acelerado de inovação e tem planos de iniciar a produção em alto volume de sua tecnologia 3nm em 2022, em comparação com os planos da Intel de estrear sua tecnologia 7nm no final de 2022 ou início de 2023 .
O processo 5nm 'N5' da TSMC emprega tecnologia EUV "extensivamente" e oferece um benefício de escala de nó completo em relação ao N7. A TSMC afirma que o processo N5 oferece até 15% a mais de desempenho (com a mesma potência) ou 30% de redução de potência com o mesmo desempenho e um ganho de densidade lógica de 1,8X em relação ao processo N7 de 7nm. A TSMC também diz que a curva de aprendizado de densidade de defeito para N5 é mais rápida do que N7, o que significa que o processo de 5 nm alcançará taxas de rendimento mais altas mais rápido do que seu predecessor.
A TSMC também tem seu nó N5P aprimorado em desenvolvimento para aplicativos de alto desempenho, com planos de aumentar em 2021. O N5P oferece 5% a mais de desempenho (como iso-power) ou uma redução de 10% na energia (em iso-performance) em relação ao N5.
O fundador e CEO da Ampere Computing Renee Jones apresentou-se no evento e disse que a empresa já tem seu próximo chip de servidor sendo fabricado no processo N5, então está claro que a TSMC já superou a maioria dos obstáculos de design de 5 nm.
Para 5nm, a TSMC diz que está aumentando a produção do N5 na Fab 18, seu quarto Gigafab e a primeira fábrica de 5nm. A empresa certamente não está perdendo tempo para ultrapassar seus concorrentes - um ano após a inauguração em 2018, a TSMC começou a mover mais de 1.300 ferramentas de fabricação, concluindo essa tarefa em apenas oito meses. A Fab 18 iniciou a produção em volume de N5 no segundo trimestre de 2020 e é projetada para processar aproximadamente um milhão de wafers de 12 polegadas por ano.
Por ser compatível com IP com o nó N5, o processo 5nm N4 da TSMC oferece uma migração direta com aprimoramentos de desempenho, potência e densidade não especificados. A TSMC foi clara nos detalhes, mas sabemos que requer menos camadas de máscara. A TSMC planeja iniciar a produção de risco N4 no quarto trimestre de 2021, com alto volume de produção planejado para 2022.
A empresa também disse que seu nó N3 de 3 nm iniciaria a produção de risco em 2021 e atingiria a fabricação de alto volume (HVM) na segunda metade de 2022. Este nó oferece dimensionamento de nó completo em relação ao N5 e trará uma melhoria de desempenho de até 10-15% ou Redução de energia de 25-30% combinada com uma melhoria de densidade (até) 1,7X. O nó continua a usar a arquitetura FinFET e oferece um aumento de 1,2X na densidade SRAM e um aumento de 1,1X na densidade analógica.
A TSMC também cobriu seu processo N12E , que é projetado especificamente para dispositivos de baixo consumo de energia, como IoT, dispositivos móveis e periféricos, enquanto melhora a densidade. Ele suporta dispositivos de vazamento ultrabaixo e designs de Vdd ultrabaixo até 0,4V.
A TSMC compartilhou alguns detalhes adicionais de seu nó de 7 nm, que começou a produção em 2018 e tem equipado muitos chips de alto desempenho como AMD, Apple e outros. A empresa repetiu sua alegação de enviar 1 bilhão de matrizes boas no nó, destacando que obteve excelentes rendimentos enquanto alimenta grande parte da indústria com um nó de ponta que supera a Intel e a Samsung. A empresa já gravou mais de 140 projetos, com planos para 200 aparelhos até o final do ano.
Enquanto isso, o N7 + da empresa é o primeiro nó do mundo a adotar o EUV na fabricação de alto volume, e o N6 compatível com versões anteriores oferece uma melhoria de densidade lógica de até 18%. A TSMC diz que o N6 já tem a mesma densidade de defeito do N7. Combinado com menos complexidade, o N7 + já está rendendo mais do que o N7.
TSMC possivelmente indo além do silício para sub-3nm
A TSMC também está trabalhando para definir seu próximo nó além do N3 e compartilhou alguns dos avanços da indústria que poderiam ajudá-la a ir além de 3nm, mas não forneceu nenhuma especificação de quais tecnologias ela empregaria. A TSMC listou nanofolhas e nanofios entre os avanços, junto com novos materiais, como canais de alta mobilidade, transistores 2D e nanotubos de carbono como candidatos que já está pesquisando.
A TSMC tem mais de 15 anos de experiência com tecnologias de nanofolha e demonstrou que pode render dispositivos SRAM de nanofolha de 32 MB que operam a 0,46 V. A TSMC também identificou vários materiais sem silício adequados para 2D que podem escalar a espessura do canal abaixo de 1 nm. A empresa também está trabalhando com dispositivos de nanotubos de carbono.
A TSMC continua a aprofundar seus investimentos em pesquisa e desenvolvimento, com US $ 2,96 bilhões investidos apenas em 2019, e a empresa está construindo um novo centro de P&D com 8.000 engenheiros próximo à sede da empresa. A primeira fase desse projeto será concluída em 2021.
Espelhando o que ouvimos de outros participantes do setor , a TSMC acredita que as tecnologias de embalagem avançadas são a chave para um maior dimensionamento de densidade e que as tecnologias de embalagem 3D são o melhor caminho a seguir.
A TSMC já tem um portfólio robusto de tecnologias de embalagem 3D em suas tecnologias 3DIC de nível de wafer, como Chip-on-Wafer-on-Substrate (CoWoS), Integrated Fan Out (InFO-R), Chip on Wafer (COW) e Wafer -on-Wafer (WoW). A empresa agora está lançando essas tecnologias sob um novo guarda-chuva "3DFabric", que parece ser um novo esquema de marca para suas tecnologias de empacotamento 3D que unem chips, memória de alta largura de banda e IPs especializados em pacotes heterogêneos.
A TSMC alinha a hierarquia 3DFarbic em tecnologias de empilhamento 3D front-end sob seu grupo SoIC (CoW e WoW), e alinha as tecnologias de empilhamento 3D back-end nos subgrupos InFO e CoWoS. Esta coleção de tecnologias permite uma infinidade de opções de embalagem. A TSMC desenvolveu novas variantes LSI (Local SI Interconnect) de seu pacote InFO e CoWoS que merecem uma cobertura adicional em outro artigo. Por enquanto, clique aqui para mais informações .
O Tech Symposium da TSMC consiste em uma seleção de vídeos pré-gravados, então teremos mais atualizações conforme trabalhamos mais com o material.
The Taiwanese semiconductor company began its 26th Technology Symposium today by talking about its forthcoming processor technologies, and revealed that 3nm process nodes are coming in 2022.
www.neowin.net
A Taiwan Semiconductor, ou TSMC, deu início ao seu 26º evento Simpósio de Tecnologia hoje, começando com uma olhada nas tecnologias de processador da empresa que estão por vir. A empresa discutiu seus nós 5nm - N5 e N5P, o nó N4 4nm e o nó N3 3nm, que chegarão ao mercado nos próximos dois anos.
O nó N5 já está em produção em massa e faz uso da tecnologia EUV. Ele promete uma melhoria de até 30% no consumo de energia ou até 15% mais desempenho em relação ao nó N7 atual, junto com uma melhoria de 1,8x na densidade lógica. Este nó de processo está agora em produção de alto volume, então não seria surpresa ver produtos baseados nele em um futuro próximo.
A TSMC também tem um nó de 5 nm aprimorado, N5P, em desenvolvimento, com planos de aumentar a produção em 2021. Isso proporcionará uma melhoria menor de 10% no consumo de energia ou 5% no desempenho em relação ao nó N5. Este nó é mais projetado para aplicativos de alto desempenho.
O grande sucessor do N5 é o N3, o nó de 3nm da TSMC, que entrará em produção de risco no final de 2021 e deverá entrar em produção de alto volume em 2022. Mais uma vez, esta transição promete melhorias entre 25% e 30% na eficiência de energia em relação ao N5, e entre 10% e 15% melhor desempenho. A TSMC também está planejando um nó de 4 nm, N4, para produção de risco no final de 2021 e produção em massa em 2022, mas não foi dito muito sobre suas melhorias de desempenho. Supostamente, ele facilita a migração do nó N5.
A TSMC não é a única fundição que busca trazer nós de 3nm para o mercado, e a Samsung disse que planeja lançar seus próprios nós de 3nm no mercado em 2021. A empresa coreana está usando uma tecnologia diferente chamada Gate-All-Around, embora, enquanto A TSMC está aderindo ao FinFET para seu nó de 3 nm.
A TSMC também está aparentemente olhando para a possibilidade de ir além do silício ao tentar ir além do nó de 3 nm. Embora não tenha indicado nenhum plano específico, a empresa mencionou tecnologias como nanofolhas e nanofios, e diz que possui alguns materiais além do silício que podem permitir que a espessura do canal seja inferior a 1 nm. Claro, esses planos ainda estão em um futuro distante.
No Simpósio de Tecnologia anual da TSMC, o fabricante taiwanês de semicondutores detalhou as características de seu futuro nó de processo de 3 nm, bem como traçou um roteiro para sucessores de 5 nm na forma de nós de processo N5P e N4.
Começando com o próximo nó de processo N5 da TSMC, que representa seu nó de processo ultravioleta profundo (DUV) e ultravioleta extremo (EUV) de 2ª geração após o nó N7 + raramente usado (usado pelo Kirin 990 SoC, por exemplo). A TSMC está em produção em massa há vários meses, pois esperamos remessa de silício aos clientes neste momento, com produtos de consumo despachados neste ano - os SoCs de próxima geração da Apple sendo os prováveis primeiros candidatos para o nó.
A TSMC detalha que N5 atualmente está progredindo com densidades de defeitos um quarto à frente de N7, com o novo nó tendo melhores rendimentos no momento da produção em massa do que seus principais nós predecessores N7 e N10, com uma densidade de defeito projetada que deve continuar a melhorar passado as tendências históricas das últimas duas gerações.
A fundição está preparando um novo nó N5P baseado no processo N5 atual que estende seu desempenho e eficiência de energia com um ganho de clock de 5% e uma redução de energia de 10%.
Além do N5P, a TSMC também está introduzindo o nó N4 que representa uma evolução adicional do processo N5, empregando mais camadas de EUV para reduzir as máscaras, com o mínimo de trabalho de migração exigido pelos designers de chips. Veremos a produção de risco N4 começar no 4T21 para produção de volume no final de 2022.
A maior notícia de hoje foi a divulgação da TSMC sobre seu próximo grande salto para além da família de geração de nós de processo N5, que é o nó N3 de 3 nm. Ouvimos dizer que a TSMC esteve trabalhando na definição do nó no ano passado, com o progresso indo bem.
Ao contrário do nó de processo de 3nm da Samsung, que faz uso de estruturas de transistor GAA (Gate-all-around) , a TSMC, em vez disso, vai ficar com os transistores FinFET e contando com "recursos inovadores" para permitir que alcancem a escala de nó completo que o N3 promete trazer.
Comparado ao seu nó N5, o N3 promete melhorar o desempenho em 10-15% com os mesmos níveis de potência, ou reduzir a potência em 25-30% nas mesmas velocidades do transistor. Além disso, a TSMC promete uma melhoria de densidade de área lógica de 1,7x, o que significa que veremos um fator de escala de 0,58x entre a lógica N5 e N3. Este encolhimento agressivo não se traduz diretamente para todas as estruturas, já que a densidade SRAM é divulgada como obtendo uma melhoria de apenas 20%, o que significaria um fator de escala de 0,8x, e estruturas analógicas com escala ainda pior a 1,1x a densidade.
Os designs de chip modernos são muito pesados em SRAM, com uma relação de regra de ouro de SRAM 70/30 para a relação lógica, portanto, em um nível de chip, a redução esperada da matriz seria de apenas cerca de 26% ou menos.
N3 está planejado para entrar em produção de risco em 2021 e entrar em produção de volume no 2S22. As características do processo divulgadas pela TSMC no N3 acompanhariam de perto as divulgações da Samsung no 3GAE em termos de potência e desempenho, mas levariam mais consideravelmente em termos de densidade.
Estaremos postando conteúdo mais detalhado do Simpósio de Tecnologia da TSMC no devido tempo, portanto, fique atento para mais informações e atualizações.
Uma das principais métricas de quão bem um processo de semicondutor está se desenvolvendo é observar o rendimento quantitativo do chip - ou melhor, sua densidade de defeito. Um processo de manufatura que tem menos defeitos por unidade de área específica produzirá mais silício bom conhecido do que outro que tenha mais defeitos, e o objetivo de qualquer processo de fundição é minimizar essa taxa de defeito ao longo do tempo. Isso dará aos clientes um melhor rendimento na hora de fazer pedidos, e a fundição visa equilibrar isso com o custo de melhoria do processo de fabricação.
A medida usada para densidade de defeitos é o número de defeitos por centímetro quadrado. Qualquer coisa abaixo de 0,5 / cm 2 é normalmente uma boa métrica, e vimos o TSMC puxar alguns números realmente interessantes, como 0,09 defeitos por centímetro quadrado em seu nó de processo N7 apenas três quartos após o início da fabricação de alto volume, conforme foi anunciado em novembro no VLSI Symposium 2019.
Da forma como está, a taxa de defeitos de um novo nó de processo é frequentemente comparada à taxa de defeitos do nó anterior ao mesmo tempo em desenvolvimento. Como resultado, obtivemos este gráfico do Simpósio de Tecnologia da TSMC esta semana:
Do jeito que está, o processo N5 atual da TSMC tem uma densidade de defeito menor do que o N7 ao mesmo tempo em seu ciclo de desenvolvimento. TSMC. Este slide da TSMC foi apresentado perto do início do evento, e um gráfico mais detalhado foi fornecido no final do dia:
Este gráfico é linear, em vez da curva logarítmica do primeiro gráfico. Isso significa que o processo N5 da TSMC atualmente fica em torno de 0,10 a 0,11 defeitos por centímetro quadrado, e a empresa espera cair abaixo de 0,10 conforme a produção de alto volume aumenta no próximo trimestre.
Parte do que torna o rendimento de 5 nm um pouco melhor talvez se deva ao uso crescente da tecnologia UltraVioleta Extrema (EUV), que reduz o número total de etapas de fabricação. Cada etapa é uma chance potencial de diminuir o rendimento, portanto, ao substituir 4 etapas de DUV por 1 etapa de EUV, ele elimina parte dessa taxa de defeito.
O primeiro processo de 5 nm da TSMC, chamado N5, está atualmente em produção de alto volume. Espera-se que os primeiros produtos construídos no N5 sejam processadores de smartphone para aparelhos com lançamento previsto para o final deste ano.
Se lembra daquelas placas-mãe dual socket que ninguém recomendava pra jogos por causa da alta latência?
Ryzen é basicamente isso dentro do die, com vários bloquinhos chamados CCX que contém 3 a 4 núcleos dentro deles. Os 3900X e 3950X tem 4 CCX, 2 em cada conjunto (chamados de CCD) e por isso tem o dobro de cache.
A qualidade de cada CCX não é uniforme. Se tu pegar um 3800X, muito provavelmente um dos conjuntos de 4 núcleos é melhor do que o outro. Isso é ainda mais acentuado nos 3900X e 3950X porque eles tem 4 CCX ao invés de 2. Quando ligo o PBO e fico observando o boost, é bem claro que tem alguns núcleos que sobem muito mais que o resto (os 4.7Ghz que aparecem de vez em nunca são sempre nos mesmos 3 núcleos). Já tem outros que parecem terem vindo do pior lote de 3700X.
Quando a gente fazer overclock do jeito tradicional, a gente chega numa frequência estável X, mas pode ser que um dos CCX tenha núcleos que possam ir além com menos tensão, daí o overclock por CCX.
Eu nunca fiz por causa da trabalheira e de depender do Ryzen Master. Prefiro soluções via BIOS porque continuam aplicadas mesmo se eu reiniciar, formatar, bootar em outro OS, etc.
Edit: agora que vi que a dúvida era sobre o programa, e não o que é o CCX. Desconsidere. hue
Nesse artigo irei testar mais um kit de memória da Crucial pertencente a série LT, que oferece modelos que vão desde os 2400MHz até 3200MHz. Dessa vez, irei testar dois módulos, portanto dual chann…
theoverclockingpage.com
Segundo o cara do review "usando apenas as configurações do XMP foi possível chegar nos 3733MHz com estabilidade no TM5 usando apenas 1.35V". Será que teria muita perda em usar apenas um pente?
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Segundo o cara do review "usando apenas as configurações do XMP foi possível chegar nos 3733MHz com estabilidade no TM5 usando apenas 1.35V". Será que teria muita perda em usar apenas um pente?
Galera que pegou o Assassin’s Creed Valhalla da promoção do ryzen para resgatar eu preciso ter o processador instalado no pc para resgatar o game? Ou tem outra forma? Obrigado
Ou se alguem com um ryzen 3800 xt poderia me ajudar a pegar a key....
