Antes de mais nada, podes postar um print da tela FIVR do teu TS?
Na verdade existe um tipo de separação entre as instruções (funções) executadas pelo CORE e pelo CACHE, geralmente se usa os mesmos valores por questões de estabilidade, (Aqui vc tem uma explicação completa sobre o que é o cache da CPU). A Intel costuma colocar os valores do cache bem mais próximos do que precisam realmente, enquanto que o core é mais maleável. Ainda sim nunca vi ninguem rodar assim nem nunca testei neste nível (e nem pretendo).
Alias agora analisando a tela do FIVR acho que você tá confundindo a forma como ele funciona, ali você tem 3 opçÕes , 125, 250 e 1000, mas não quer dizer que este é o valor aplicado e sim o intervalo em que ele pode ser alterado.
De qualquer forma manda o print que vemos o que está acontecendo.
Na verdade existe um tipo de separação entre as instruções (funções) executadas pelo CORE e pelo CACHE, geralmente se usa os mesmos valores por questões de estabilidade, (Aqui vc tem uma explicação completa sobre o que é o cache da CPU). A Intel costuma colocar os valores do cache bem mais próximos do que precisam realmente, enquanto que o core é mais maleável. Ainda sim nunca vi ninguem rodar assim nem nunca testei neste nível (e nem pretendo).
Alias agora analisando a tela do FIVR acho que você tá confundindo a forma como ele funciona, ali você tem 3 opçÕes , 125, 250 e 1000, mas não quer dizer que este é o valor aplicado e sim o intervalo em que ele pode ser alterado.
De qualquer forma manda o print que vemos o que está acontecendo.
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