Novas informações sobre o 5nm, 3nm e além da TSMC
Produção de risco do 5nm+ no segundo trimestre de 2020.
Produção de risco do 3nm previsto para começo de 2021 ou começo de 2022.
Para efeito de comparação, a produção de risco do 5nm começou no início de 2019.
Processo 7nm da TSMC foi otimizado primeiro na plataforma mobile de baixa potência e depois para (HPC — High Performance Computing)
(HPC — High Performance Computing) é o que a AMD usa nos RYZEN, NAVI e etc.
Nos 5nm HPC está sendo otimizado desde o início, ou seja ao mesmo tempo com a plataforma mobile.
AMD agradece.
@dayllann @user101
fuse.wikichip.org
N5
N5 é o próximo 'nó completo' do TSMC. O TSMC espera que o N5 acelere e alcance alto rendimento ainda mais rápido que o N7. Uma pequena mudança em relação ao N7 é o fato de esse nó ter sido otimizado antecipadamente para dispositivos móveis e HPC. Nos últimos nós, o TSMC costumava introduzir um processo móvel de baixa potência e depois voltar e otimizar para HPC. Com o N5, o TSMC afirma que está otimizando o processo para o HPC desde o início. Comparado ao nó N7 padrão, o N5 fornece desempenho cerca de 15% maior na iso-potência ou, alternativamente, até 30% de redução de energia na iso-performance. O N5 também apresenta novos dispositivos eLVT (Extreme-LVT) para aplicativos de alto desempenho, que podem elevar o desempenho a até 25% a mais na iso-potência em comparação ao N7.
A TSMC iniciou a produção de risco do N5 em março de 2019. A TSMC disse que já distribuiu vários produtos por clientes líderes e mais fitas são esperadas nos próximos dois trimestres. A TSMC espera aumentar a N5 no primeiro semestre do próximo ano - provisoriamente agendada para o primeiro trimestre de 2020.
Comparado ao N7, o N5 fornece uma taxa de compactação de 1,84x. O TSMC disse que uma das principais características do N5 é a melhoria da densidade dos dispositivos analógicos, algo que eles realmente não foram otimizados nos últimos nós. Para esse fim, ele relata uma compactação 1,2x de circuitos analógicos. Com base no que ouvimos, o WikiChip estima que o pitch de polietileno esteja em torno de 48 nm, juntamente com um pitch de metal de 30 nanômetros para uma densidade de transistor estimada de 171,3 MT / mm².
Densidade (Análise do WikiChip)
A TSMC também divulgou seu bitcell de 5 nanômetros 6T SRAM . A célula N5 6T de alta densidade é de 0,021 µm², tornando-a a célula de produção mais densa relatada até o momento. Assumindo uma sobrecarga de circuito auxiliar de aproximadamente 30%, isso resulta em ~ 32 Mib / mm² de cache. Isso representa um aumento de 30% em relação ao N7, que fica em torno de 24,7 Mib / mm².
Tamanhos SRAM HD (WikiChip)
O TSMC tocou em vários aprimoramentos que foram feitos no nó N5. Como a resistência do fio e via resistência continua a piorar no N5, para aplicações de alto desempenho, o N5 oferece um passo de metal levemente relaxado e vias mais amplas. Além disso, dentro de uma célula padrão, a saída pode ser otimizada usando custom via pilares (VP).
Os pilares da via são espaçados de forma idêntica, através de pares colocados na direção principal das linhas de metal em uma estrutura de treliça. Os VPs ajudam a reduzir o transistor, o metal e a resistência, o que ajuda a reduzir o atraso de RC através da promoção da camada (ou seja, subindo a pilha de metal) e via redução de resistência. A técnica em si não é particularmente nova. O suporte inicial de VPs auxiliado pela EDA foi introduzido no N7, no entanto, a ativação total do VP, incluindo a geração total de VP e os recursos do roteador, está sendo totalmente implementada com os novos fluxos de design do N5 HPC EDA que oferecem suporte a VPs nas ferramentas de P&R que podem gerar VPs baseados no contexto ao seu redor, a fim de reduzir a resistência e melhorar o desempenho.
Empilhamento único via Vs. Via pilar (TSMC)
N5P, N3
A TSMC disse que por volta do segundo trimestre de 2020 iniciará a produção de risco do N5P. O N5P é uma versão planejada do N5 com aprimoramento de desempenho e está planejado aumentar um ano após o N5. Embora os números ainda não sejam concretos, a TSMC disse que espera que o N5P ofereça uma melhoria de desempenho de 7% em iso-potência ou, alternativamente, redução de até 15% em potência em iso-desempenho.
Olhando um pouco mais adiante, o TSMC começou a falar um pouco sobre o N3. Atualmente, a produção de risco da N3 está planejada provisoriamente para o início de 2022 (mas disse que poderia ser no início de 2021). Dependendo de quando a produção de risco começa, eles esperam que ela acelere em torno do prazo de 2023.
Análise do WikiChip
TL; DR Redução total do nó, 171,3 MT r / mm², 0,21um SRAM, rampa no primeiro trimestre de 2020, HVM a tempo dos iPhones 2020 da Apple.
É bastante interessante o fato de 7nm ser um sram encolhedor massivo e um encolhimento normal na lógica. 5nm É uma lógica de encolhimento normal, mas um pequeno encolhimento no sram. Também é bastante preocupante que o desempenho não seja tão alto, apesar da densidade ter aumentado enormemente. A densidade de calor continuará a explodir. Vemos chips como o Navi 10 desenhando o que os chips de Turing com o dobro do tamanho em um nó antigo estão desenhando. Deve haver uma mudança radical na arquitetura da AMD quando eles encolherem 5 nm, caso contrário, teremos placas de 250 W abaixo de 200 mm 2. Isso fará com que os processadores Intel pareçam fáceis de esfriar.
Densidade de transistor 80% mais alta e 30% menos energia ainda representam um aumento de 26% na densidade térmica.
Ótimo artigo. N5 sendo otimizado para HPC mais cedo .. parece-me o tipo de mudança que eles não fariam a menos que a AMD tivesse manifestado interesse em tirar vantagem do N5 mais cedo. Por que se preocupar? (A menos que as alterações do processo tornem mais econômico fazê-lo).
3nm não chegando até o final de 2022-2023, acredito que a AMD lançará chips no N5 (eles não podem esperar tanto tempo e pular um nó). Se você deseja despejar capital no design e na validação de chips de qualquer maneira, pode fazê-lo mais cedo no ciclo ou mais tarde. Com 3nm chegando cerca de 42 meses após o lançamento do Ryzen 7nm. O Zen 3 usará 7nm +, portanto, espero que o Zen 4 use 5nm 2021. Não vejo muito sentido usar o TSMC 6N para Zen4, quando o 5N já estará disponível e um pouco maduro.
Produção de risco do 5nm+ no segundo trimestre de 2020.
Produção de risco do 3nm previsto para começo de 2021 ou começo de 2022.
Para efeito de comparação, a produção de risco do 5nm começou no início de 2019.
Processo 7nm da TSMC foi otimizado primeiro na plataforma mobile de baixa potência e depois para (HPC — High Performance Computing)
(HPC — High Performance Computing) é o que a AMD usa nos RYZEN, NAVI e etc.
Nos 5nm HPC está sendo otimizado desde o início, ou seja ao mesmo tempo com a plataforma mobile.
AMD agradece.
@dayllann @user101
TSMC 5-Nanometer Update
An update on TSMC's upcoming 5-nanometer process technology.
fuse.wikichip.org
N5
N5 é o próximo 'nó completo' do TSMC. O TSMC espera que o N5 acelere e alcance alto rendimento ainda mais rápido que o N7. Uma pequena mudança em relação ao N7 é o fato de esse nó ter sido otimizado antecipadamente para dispositivos móveis e HPC. Nos últimos nós, o TSMC costumava introduzir um processo móvel de baixa potência e depois voltar e otimizar para HPC. Com o N5, o TSMC afirma que está otimizando o processo para o HPC desde o início. Comparado ao nó N7 padrão, o N5 fornece desempenho cerca de 15% maior na iso-potência ou, alternativamente, até 30% de redução de energia na iso-performance. O N5 também apresenta novos dispositivos eLVT (Extreme-LVT) para aplicativos de alto desempenho, que podem elevar o desempenho a até 25% a mais na iso-potência em comparação ao N7.
A TSMC iniciou a produção de risco do N5 em março de 2019. A TSMC disse que já distribuiu vários produtos por clientes líderes e mais fitas são esperadas nos próximos dois trimestres. A TSMC espera aumentar a N5 no primeiro semestre do próximo ano - provisoriamente agendada para o primeiro trimestre de 2020.
Comparado ao N7, o N5 fornece uma taxa de compactação de 1,84x. O TSMC disse que uma das principais características do N5 é a melhoria da densidade dos dispositivos analógicos, algo que eles realmente não foram otimizados nos últimos nós. Para esse fim, ele relata uma compactação 1,2x de circuitos analógicos. Com base no que ouvimos, o WikiChip estima que o pitch de polietileno esteja em torno de 48 nm, juntamente com um pitch de metal de 30 nanômetros para uma densidade de transistor estimada de 171,3 MT / mm².
| 7 nm | 5 nm | |
|---|---|---|
| Regras de projeto estimadas para 5 nm | ||
| CPP | 57 nm | 48 nm |
| MMP | 40 nm | 30 nm |
| Densidade | 91,2 MTr / mm² | 171,3 MTr / mm² |
Densidade (Análise do WikiChip)
A TSMC também divulgou seu bitcell de 5 nanômetros 6T SRAM . A célula N5 6T de alta densidade é de 0,021 µm², tornando-a a célula de produção mais densa relatada até o momento. Assumindo uma sobrecarga de circuito auxiliar de aproximadamente 30%, isso resulta em ~ 32 Mib / mm² de cache. Isso representa um aumento de 30% em relação ao N7, que fica em torno de 24,7 Mib / mm².
Tamanhos SRAM HD (WikiChip)
O TSMC tocou em vários aprimoramentos que foram feitos no nó N5. Como a resistência do fio e via resistência continua a piorar no N5, para aplicações de alto desempenho, o N5 oferece um passo de metal levemente relaxado e vias mais amplas. Além disso, dentro de uma célula padrão, a saída pode ser otimizada usando custom via pilares (VP).
Os pilares da via são espaçados de forma idêntica, através de pares colocados na direção principal das linhas de metal em uma estrutura de treliça. Os VPs ajudam a reduzir o transistor, o metal e a resistência, o que ajuda a reduzir o atraso de RC através da promoção da camada (ou seja, subindo a pilha de metal) e via redução de resistência. A técnica em si não é particularmente nova. O suporte inicial de VPs auxiliado pela EDA foi introduzido no N7, no entanto, a ativação total do VP, incluindo a geração total de VP e os recursos do roteador, está sendo totalmente implementada com os novos fluxos de design do N5 HPC EDA que oferecem suporte a VPs nas ferramentas de P&R que podem gerar VPs baseados no contexto ao seu redor, a fim de reduzir a resistência e melhorar o desempenho.
Empilhamento único via Vs. Via pilar (TSMC)
N5P, N3
A TSMC disse que por volta do segundo trimestre de 2020 iniciará a produção de risco do N5P. O N5P é uma versão planejada do N5 com aprimoramento de desempenho e está planejado aumentar um ano após o N5. Embora os números ainda não sejam concretos, a TSMC disse que espera que o N5P ofereça uma melhoria de desempenho de 7% em iso-potência ou, alternativamente, redução de até 15% em potência em iso-desempenho.
Olhando um pouco mais adiante, o TSMC começou a falar um pouco sobre o N3. Atualmente, a produção de risco da N3 está planejada provisoriamente para o início de 2022 (mas disse que poderia ser no início de 2021). Dependendo de quando a produção de risco começa, eles esperam que ela acelere em torno do prazo de 2023.
Análise do WikiChip
TL; DR Redução total do nó, 171,3 MT r / mm², 0,21um SRAM, rampa no primeiro trimestre de 2020, HVM a tempo dos iPhones 2020 da Apple.
É bastante interessante o fato de 7nm ser um sram encolhedor massivo e um encolhimento normal na lógica. 5nm É uma lógica de encolhimento normal, mas um pequeno encolhimento no sram. Também é bastante preocupante que o desempenho não seja tão alto, apesar da densidade ter aumentado enormemente. A densidade de calor continuará a explodir. Vemos chips como o Navi 10 desenhando o que os chips de Turing com o dobro do tamanho em um nó antigo estão desenhando. Deve haver uma mudança radical na arquitetura da AMD quando eles encolherem 5 nm, caso contrário, teremos placas de 250 W abaixo de 200 mm 2. Isso fará com que os processadores Intel pareçam fáceis de esfriar.
Eu não acho que isso seja um grande negócio. A densidade aumentada por si só acrescenta muito espaço para melhoria de desempenho por meio de mais recursos de arquitetura ou simplesmente adicionando 'mais' do que já existe.
??? 5nm ainda traz grandes economias de energia.
Densidade de transistor 80% mais alta e 30% menos energia ainda representam um aumento de 26% na densidade térmica.
Ótimo artigo. N5 sendo otimizado para HPC mais cedo .. parece-me o tipo de mudança que eles não fariam a menos que a AMD tivesse manifestado interesse em tirar vantagem do N5 mais cedo. Por que se preocupar? (A menos que as alterações do processo tornem mais econômico fazê-lo).
3nm não chegando até o final de 2022-2023, acredito que a AMD lançará chips no N5 (eles não podem esperar tanto tempo e pular um nó). Se você deseja despejar capital no design e na validação de chips de qualquer maneira, pode fazê-lo mais cedo no ciclo ou mais tarde. Com 3nm chegando cerca de 42 meses após o lançamento do Ryzen 7nm. O Zen 3 usará 7nm +, portanto, espero que o Zen 4 use 5nm 2021. Não vejo muito sentido usar o TSMC 6N para Zen4, quando o 5N já estará disponível e um pouco maduro.
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