O melhor a ser feitos seria sua terceira alternativa, intercalar, mas para os Ryzens temos que olhar o degrau mais acima da escada, os EPYCs. Como é a implementação do Bergamo, que utiliza Zen4C? Apenas chiplets de núcleos densos, então há de se crer que o Zen5C fará da mesma forma, chiplets de núcleos pequenos/densos, já que os Ryzens reciclam os chiplets dos Epycs.Sobre a arquitetura "híbrida".
Qual cenário é mais provável num futuro R9?
Um CCD com núcleos pequenos e núcleos performance?
Ou
CCD exclusivamente com núcleos pequenos e outro CCD exclusivamente com núcleos performance?
Se forem misturar vários tipos de núcleos no mesmo CCD, seria possível fisicamente fazê-lo de forma a intercalar os núcleos performance e eficiência de forma a melhorar a densidade térmica do CCD?
Sabendo disso o mais provável de acontecer é de vir cada tipo de núcleo em um CCD separado, deixando o "trabalho sujo" de dividir as tarefas (de quem vai para onde) com o escalonador do sistema operacional, ou a AMD pode ser esperar e colocar um via hardware implementado no IOD, que recebe tags/hints do esclonador do Windows para atribuir as tarefas a cada tipo de núcleo de forma mais ágil e com menor dependência possível de tráfego de dados através do IF/GMC.
Só para constar, a Intel diz que sua arquitetura híbrida tem um HWScheduler, mas o Locuza_ e o Fritzchens Fritz não acharam nenhuma unidade dedicada a esta tarefa no die dos Alderlake, mas a Intel diz que existe um microcontrolador lá (ThreadDirector), mas onde ninguém achou xD
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Como disseram, não é trocar, e sim adicionar, seja em um CCD diferente, seja no mesmo CCD. Como esses núcleos trabalham em uma frequência menor, e possuem metade da cache L3, um CCX de 8 núcleos Zen4c consegue ser otimizado com bibliotecas mais densas e assim ocupar ~40% menos espaço que um CCX de 8 núcleos Zen4 comum.Só uma curiosidade: Pq essa expectativa da AMD trocar um CCD com P core por um ccd com E core? Se fosse pra um mobile, até faria sentido, mas pra desktop?
Adicionando eles em meio a um CCD padrão permitiria aumentar a área de contato do die com o IHS, melhorando assim a dissipação de calor e diminuindo a densidade térmica, mas aumentaria o custo de produção, por isso o mais sensato é cada tipo de núcleo em seu próprio chiplet. Vale lembrar que que o Bergamo utiliza chiplets Zen4c de 16 núcleos, logo um CCD dele é pouca coisa maior que o CCD do Raphael (20% maior), mas oferece o dobro de núcleos.
OBS: Os "E-cores" da AMD possuem SMT/HT, e constam com todas as instruções dos "P-cores", logo são bem diferente dos da Intel e por isso chamar/dividir eles em P-cores e E-cores não se encaixa bem, praticamente são o mesmo núcleo "cheio" apenas com menos clock e cache, e "construídos" de uma forma mais densa para ocupar menos espaço e ter menos vazão de corrente (e assim serem ainda mais econômicos/eficientes).
Ou seja, um processador com dois CCDs, sendo um Zen4 e outro Zen4c, entregaria 24c/48t, e não 24c/32t como no futuro Arrowlake (8+16) da Intel, além de que todos os núcleos entrariam em ação em um programa executando AVX512, por exemplo.
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