[TÓPICO DEDICADO] AMD Ryzen Socket AM4 - Zen, Zen+, Zen 2 & Zen 3

[brender]

Os produtos AMD agora representam mais de 50% das vendas de CPU premium
Corroendo a participação de mercado da Intel por dez trimestres consecutivos

AMD products now account for over 50% of premium CPU sales

Last year brought several indicators that AMD was taking the fight to Intel in the desktop CPU space, having seen its market share increase every quarter since...

www.techspot.com

Ilustrando a popularidade dos processadores da team red, uma pesquisa mostrou que eles eram os preferidos por 60% dos europeus . Há também o fato de que as dez CPUs mais vendidas da Amazon nos EUA consistem em oito produtos AMD.

AMD investe pesadamente em P&D - Gastos crescem mais de 18% A / A



É uma loucura quando você pensa que o orçamento de P&D da Intel e da Apple para um mês é basicamente um ano inteiro para a AMD.

Spoiler

Vamos lá

A Intel tem suas próprias fábricas, o que significa que elas precisam de pesquisa e desenvolvimento lá

Seus próprios chips wifi / 4g / 5g etc.

Comutadores próprios, chips de 1gbps

SSDs próprios, unidades optane

Spoiler

Eles gastam quase o mesmo em pesquisa e desenvolvimento que a Samsung, que faz tudo o que você acabou de mencionar, além de TVs com memória, geladeiras, telefones, tablets, material de home theater, tablets que assistem equipamentos médicos e mais

Edit: parece que o equipamento médico não está incluído nessa pesquisa e desenvolvimento, mas praticamente tudo o que mencionei é.

A Samsung Electronics é uma empresa multinacional de eletrônicos e tecnologia da informação com sede em Suwon e a principal empresa do grupo Samsung.

Seus produtos incluem condicionadores de ar, computadores, televisões digitais, diodos orgânicos emissores de luz de matriz ativa (AMOLEDs), telefones celulares, monitores, impressoras, geladeiras, semicondutores e equipamentos de rede de telecomunicações.

É a maior fabricante de celulares do mundo em vendas unitárias no primeiro trimestre de 2012, com uma participação de mercado global de 25,4%. É também a segunda maior fabricante de semicondutores do mundo em receitas de 2011 (depois da Intel).

Spoiler

Lembro-me de ver um gráfico em algum lugar que mostrava quanto as empresas estão gastando em P&D como uma porcentagem do orçamento total. Certamente a Nvidia estava no topo, seguida de perto pela AMD e Intel em último lugar. Embora a Intel tenha um orçamento enorme, seus gastos reais em pesquisa e desenvolvimento em termos de dólares devem ser significativamente maiores que a Nvidia / AMD combinada.

Parece que as empresas de CPU / GPU, em particular, estão gastando muito mais em P&D do que outras empresas de TI (porcentagem).

Spoiler

É 18% A / A, mas subiu 60% em relação ao lançamento do Ryzen 1 para a AMD, o que apenas mostra como o dinheiro estava com fome e o que um pouco de impulso pode fazer.

Esperamos ver isso no espaço da GPU agora.

Spoiler

A AMD também acabou de pagar suas maiores obrigações de dívida, por isso espero que os orçamentos de P&D continuem aumentando à medida que a ameaça de falência é cada vez mais distante no espelho retrovisor.

Spoiler

 

[zmarkin]

É pra isso que o fórum funciona! Troca de experiências!

O que me chateia é que parece que para alguns, é um trabalho sem remuneração e que consome espaço do HD deles. E ai os caras reclamam de falar de um assunto que segundo eles, já foi discutido páginas atrás...

Penso que um tópico é pra isso, discutir, opinar, recomendar, reclamar, divertir, etc quantas vezes forem necessárias!

Aposto com você que voltagem de memória já deve ter sido discutido aqui anteriormente.

A minha postagem sobre a recomendação de voltagens foi irônica.

Como está o seu 3900x ?

Vi na sua assinatura que está usando a 4300mhz, qual a voltagem ? qual level do LLC está ?

Eu uso o meu 3900x na mesma MOBO sua, talvez possamos tirar algumas dúvidas, vou te mandar MP

 

[Implacável]

Como está o seu 3900x ?

Vi na sua assinatura que está usando a 4300mhz, qual a voltagem ? qual level do LLC está ?

Eu uso o meu 3900x na mesma MOBO sua, talvez possamos tirar algumas dúvidas, vou te mandar MP

Na B350M Pro 4 que tenho, consigo estabilizar em 1.286, nessa X570 é um caso estranho, hora estabiliza com 1.3, ai vou baixar a voltagem pra testar o mínimo e fica instável, ai volto pra 1.3 e ai passou a ficar instável, ai subo para 1.31 e continua instável...

Vai entender.

Provável que alguém diga: "CPU degradado já!" Mesmo tendo sido comprado em 12/19 e o antigo dono usava ele com SMT desabilitado porque para games era melhor, segundo ele...

Vou te chamar no Whatsapp.

@J@ckB@uer

Fiz uma gambiarra aqui e consegui adaptar um Castle 280 no Hyperspace (que não suporta rad 280, mas tem espaço pra caber ele lá dentro) e baixei 20º nas temps. Incrível como meu antigo CoolerMaster Masterliquid 240 (primeiro modelo lançado junto com a primeira revisão dos Ryzens) estava sabotando minhas temperaturas.

Reconhecia que o Castle era superior, mas, 20º é muita coisa. Agora fica em 40º no CPU Package com os fans no RPM mínimo...

 

[CarlosAraujo]

Bom, vamos atualizar alguns conceitos:

 

[high_tension]

Pessoal, montei uma nova máquina com um R5 3600X e com um watercooler AIO Corsair H100X.

Não sei se é porque estou mal acostumado com a minha outra config que tem watercooler custom em uma plataforma Intel, onde o processador em idle fica pouca coisa acima da temperatura ambiente.

Já esse 3600X em idle e sem OC fica em torno de 38~45º. E olha que aqui na minha cidade tá até que bem fresquinho esses dias. Essa temperatura que estou falando é medida pelo Ryzen Master, pois em outros programas a temperatura fica oscilando bem mais pra cima. A temperatura do processador chega a 60ºC em idle medindo pelo CPU-Z, MSI Afterburner ou EVGA Precision e fica oscilando muito em idle, o que me leva a crer que seja algum bug na leitura. Outra coisa que reparei é que pelo HWMonitor e pelo HWInfo, as temperaturas do processador não aparecem.

Aí vem algumas dúvidas:

1) Devo confiar em qual indicação de temperatura? Do Ryzen Master? Isso ocorre com o Ryzen de vocês tb?

2) É normal não aparecer a temperatura no HWMonitor e no HWInfo pra essa família de processadores? Ou é alguma config q eu tenho que fazer na BIOS para permitir a leitura?

3) Mesmo se considerar a temperatura do Ryzen Master como a correta, ainda assim ela fica uns 15º a 20ºC acima da temperatura ambiente em idle. Me parece muita coisa. É normal?

O que estou percebendo é que o 3600X mesmo em idle fica dando uns boosts nos clocks, sem necessidade (lembrando que ele está em idle). Andei lendo que isso pode ser algum bug. Mas já atualizei a BIOS da placa mãe, me certifiquei os ajustes na BIOS e aparentemente nada resolveu.

OBS: A temperatura máxima em stress test parece ser a mesma reportada em todos os programas, que aqui no meu caso está sendo entre 60~65ºC.

 

[Implacável]

Pessoal, montei uma nova máquina com um R5 3600X e com um watercooler AIO Corsair H100X.

Não sei se é porque estou mal acostumado com a minha outra config que tem watercooler custom em uma plataforma Intel, onde o processador em idle fica pouca coisa acima da temperatura ambiente.

Já esse 3600X em idle e sem OC fica em torno de 38~45º. E olha que aqui na minha cidade tá até que bem fresquinho esses dias. Essa temperatura que estou falando é medida pelo Ryzen Master, pois em outros programas a temperatura fica oscilando bem mais pra cima. A temperatura do processador chega a 60ºC em idle medindo pelo CPU-Z, MSI Afterburner ou EVGA Precision e fica oscilando muito em idle, o que me leva a crer que seja algum bug na leitura. Outra coisa que reparei é que pelo HWMonitor e pelo HWInfo, as temperaturas do processador não aparecem.

Aí vem algumas dúvidas:

1) Devo confiar em qual indicação de temperatura? Do Ryzen Master? Isso ocorre com o Ryzen de vocês tb?

2) É normal não aparecer a temperatura no HWMonitor e no HWInfo pra essa família de processadores? Ou é alguma config q eu tenho que fazer na BIOS para permitir a leitura?

3) Mesmo se considerar a temperatura do Ryzen Master como a correta, ainda assim ela fica uns 15º a 20ºC acima da temperatura ambiente em idle. Me parece muita coisa. É normal?

O que estou percebendo é que o 3600X mesmo em idle fica dando uns boosts nos clocks, sem necessidade (lembrando que ele está em idle). Andei lendo que isso pode ser algum bug. Mas já atualizei a BIOS da placa mãe, me certifiquei os ajustes na BIOS e aparentemente nada resolveu.

OBS: A temperatura máxima em stress test parece ser a mesma reportada em todos os programas, que aqui no meu caso está sendo entre 60~65ºC.

Bem vindo aos Ryzens!

Eles tem essa loucura mesmo de do nada, dar um pulo de temp (li em alguns lugares que é bug, em outros que é algo da arquitetura) e como o seu, aqui no meu em idle o CPU sobe 10~15º do nada em milésimos de segundo e volta para "idle" temp em "idle" novamente. Não se preocupe com isso.

HWMonitor e HWInfo conseguem ler tranquilamente o Ryzen, não entendi porque você disse que não está funcionando ai.

Olha aqui por exemplo;

 

[StayHeavy]

Aqui pra impedir essas loucuras nas temps, eu setei desempenho máximo e mínimo no perfil de energia em 5%. Dessa forma, o clock fica travado em 2.225ghz quando em iddle ou tarefas básicas (temp fica na casa dos 35-40, sem essas altas do nada) e quando exigido (jogos ou tarefas pesadas) que necessitem de mais processador, os clocks sobem pra 4.3.

 

[brender]

Aos manjadores de hardware

@user101 @dayllann

Qual a previsão do DDR5 nos ZEN ?

O que acham do aumento de 35% de clock do 5nm HPC em comparação com os 7nm da TSMC ?

TSMC desenvolveu 5nm para atender às necessidades de eficiência de energia no SoC móvel bem como os requisitos de clock alto no HPC
Isso explica a razão dos 5nm atingir clock mais altos do que o 7nm, ainda mais no HPC
AMD = HPC
7nm = ZEN 2 - RYZEN 3000
5nm = ZEN 4
5nm = 35% mais clock do que o 7nm

Vamos imaginar que ZEN 4 são os RYZEN 5000
35% mais clock do que o 7nm

RYZEN 5 5600 - 5.67 GHz
RYZEN 5 5600x - 5.94 GHz
RYZEN 7 5700x - 5.94 GHz
RYZEN 7 5800x - 6.075 GHz

ZEN 4 com 6 GHz (eu quero acreditar)

TSMC divulga detalhes da plataforma de tecnologia de produção CMOS de 5nm com EUF e FinFETs de canal de alta mobilidade no IEDM2019

TSMC Unveils Details of 5nm CMOS Production Technology Platform Featuring EUV and High Mobility Channel FinFETs at IEDM2019 - Semiwiki

Back in April, 2019, TSMC announced that they were introducing their 5 nm technology in risk production and now at IEDM 2019 they brought forth a detailed description of the process which has passed 1000 hour HTOL and will be in high volume production in 1H 2020. This 5nm technology is a full...

semiwiki.com

Em abril de 2019, a TSMC anunciou que estava introduzindo sua tecnologia de 5 nm na produção de risco e agora no IEDM 2019 apresentou uma descrição detalhada do processo que já passou de 1000 horas HTOL e estará em produção em grande volume no 1S 2020. Essa tecnologia de 5 nm é uma escala de nó completo de 7 nm, usando uma escala inteligente das principais regras de projeto (gate, fin e Mx / Vx pitchs) para obter melhor rendimento, apresentando uma célula SRAM de 0,021um 2 e uma densidade de defeito em declínio D 0 que está à frente do plano .

Uma das principais razões para o sucesso da plataforma de tecnologia de 5 nm é a implementação da fotolitografia Extreme Ultra-Violet (EUV). O EUV completo substitui pelo menos quatro vezes mais camadas de imersão nas etapas de corte, contato, via e mascaramento da linha de metal, para um tempo de ciclo mais rápido, melhor confiabilidade e rendimento. A contagem total de máscaras em 5 nm é várias máscaras menor que no nó de 7 nm anterior. A Fig. 1 mostra como uma máscara EUV substituiu cinco máscaras de imersão, mas produz melhor fidelidade de padronização, menor tempo de ciclo e menos defeitos.

Fig. 1. Diagrama da metalização BEOL comparando a fotolitografia EUV vs. imersão mostrando como uma máscara EUV substituiu cinco camadas de padrão de imersão por melhor fidelidade de padrão, menor tempo de ciclo e menos defeitos.

Os FinFETs foram utilizados em quatro gerações, do nó de 16 nm a 7 nm, mas o desempenho em função da mobilidade do canal ficou estagnado. Para resolver isso, o High Mobility Channel (HMC) foi implementado para aumentar o desempenho. O TEM na Fig. 2 mostra a constante de treliça HMC totalmente tensionada em interface com a constante de treliça Si. O padrão de difração confirmou a cepa HMC.

Spoiler

Fig. 2. Diagrama mostrando o TEM da seção transversal do finFET mostrando a constante de treliça HMC totalmente tensionada em interface com a constante de treliça Si. O segundo gráfico mostra maior vazamento versus corrente de acionamento dos transistores de silício versus HMC. O terceiro gráfico mostra a tensão do canal em GPa x profundidade do canal, da parte superior da aleta até o fundo da aleta. O padrão de difração mostrado confirma a cepa HMC.

Spoiler

O HMC finFET possui excelentes características Id-Vg, como mostrado na Fig. 3, e produz ~ 18% a mais de corrente do inversor que o Si finFET. A energia em espera do oscilador de anel de figura de mérito (FOM) também se correlaciona bem com vazamentos de transistor.

Fig. 3. Gráfico mostrando as características da corrente de dreno versus tensão de porta (Id vs Vg) dos transistores do High Mobility Channel (HMC) para diferentes tensões de dreno. O segundo gráfico mostra as faixas de off-current, Ioff-N e Ioff-P e o impacto relativo na corrente de espera dos sete Vt diferentes disponíveis na tecnologia. As correntes nos dois diagramas estão em escala logarítmica, com uma década por divisão. A redução de barreira induzida pelo dreno (DIBL) é de 45mV e 35 mV e a oscilação é de 69mV e 68mV para transistores de canal p e canal n, respectivamente.

Essa tecnologia da plataforma CMOS de 5 nm é uma escala de nó completa do processo de 7 nm descrito no IEDM 2016. A disponibilidade de até sete Vt para cada tipo de transistor, mostrada na Fig. 4, permite que o design do produto atenda às necessidades de eficiência de energia no SoC móvel bem como os requisitos de clock de pico do HPC.

Fig. 4. Gráfico de até sete Vt's disponíveis no N5, mostrando a potência em standby em uW versus velocidade em GHz para o HPC N5 e N5 em comparação com o N7, para atingir a máxima eficiência de energia para dispositivos móveis e a velocidade máxima no HPC. O eLVT oferece velocidade de pico 25% mais rápida em 7nm. Dados de silício próximos à velocidade do anel FOM correspondente à potência em espera.

Os novos recursos da HPC são o transistor VT extremamente baixo (eLVT) com clock de pico 25% mais rápida em 7nm e células padrão de três aletas para um aumento adicional de 10% no desempenho. A tecnologia está disponível para empilhamento de chips 3D usando ligação híbrida. Além dos impressionantes ganhos de densidade e desempenho em relação a 7 nm, a tecnologia alcançou a qualificação HTOL de 1000 horas com características aprimoradas de envelhecimento por estresse em relação à tecnologia de 7 nm. A SRAM de alto rendimento e a densidade de defeitos lógicos D 0 estão à frente do planejado. As realizações tecnológicas que permitem esse progresso incluem a implementação completa dos EUF e dos finFETs do canal de alta mobilidade (HMC).

Essa tecnologia de plataforma de 5nm foi projetada e desenvolvida para atender aos objetivos do PPACT (Potência, Desempenho, Área, Custo e Tempo de Lançamento no Mercado). A co-otimização de tecnologia de design (DTCO) é enfatizada para o dimensionamento inteligente, evitando o dimensionamento de força bruta que levaria a um aumento drástico no custo do processo e no impacto no rendimento. Recursos de projeto, como porta-contato-sobre-difusão e terminação de difusão exclusiva, juntamente com o padrão de porta baseado em EUV, permitem a redução do tamanho da SRAM e aumentam a densidade lógica. A tecnologia 5nm oferece velocidade 15% mais rápida na mesma potência ou redução de potência de 30% no mesmo clock com densidade lógica de 1,84x do nó de 7nm, conforme mostrado na Fig. 5.

Fig. 5. Gráfico comparando a velocidade em GHz versus a área central em um 2 da tecnologia N5 versus o N7 anterior. A tecnologia 5nm oferece velocidade 15% mais rápida na mesma potência ou redução de 30% no mesmo clock com densidade lógica de 1,84x do nó de 7nm.

Spoiler

O atraso na interconexão tem um impacto crítico no desempenho do produto e, a cada geração, o atraso na propagação da interconexão está ficando significativamente pior. O backend metal RC e via resistência é mostrado na Fig. 6 por gerações de N28 a N5. O tom mais apertado Mx RC e o Vx Rc são mantidos semelhantes ao nó de 7nm pelo padrão EUV, inovadores dielétricos ESL / ELK com barreira / revestimento escalonado e refluxo de Cu.

Fig. 6. Gráficos do produto RC de metalização BEOL normalizado e via resistência vs nós de N28 a N5 são mostrados. Para o passo de metal mais rígido, o MX RC e via resistência Vx Rc são mantidos semelhantes aos do nó anterior de 7nm pelo padrão EUV, inovadores dielétricos ESL / ELK com barreira / revestimento escalonado e refluxo de Cu.

A densidade da SRAM e o desempenho / vazamento são críticos para o SoC móvel e para o HPC AI. O dimensionamento de células SRAM com nós mais avançados está se tornando mais difícil em termos de tamanho de recurso de F 2. As células SRAM de alta corrente (HC) e alta densidade (HD) oferecidas, com áreas celulares de 0,025um 2 e 0,021 um 2, respectivamente, são as mais denso do setor, como mostrado na Fig. 7. Foi alcançado alto rendimento consistente dos chips SRAM de 256 Mb e de teste lógico com> 90% de pico de rendimento e ~ 80% de rendimento médio (sem reparo).

Spoiler

Fig. 7. Gráfico do tamanho da célula SRAM publicada em um 2 vs ano de publicação. A célula SRAM HD de 5 nm a 0,021 um 2 é a mais densa oferecida na indústria.

Spoiler

O ULHD de vazamento ultrabaixo pode ser usado para reduzir o vazamento de retenção para melhorar a eficiência de energia, enquanto a SRAM HSHD de alta velocidade pode ser usada como uma alternativa às células HC SRAM para permitir uma redução de ~ 22% na área de memória, como mostrado na Fig. 8.

Fig. 8. Gráfico de vazamento em espera em pA a 0,4V vs corrente celular em uA para células ULHD, HSHD e HD SRAM padrão. As curvas de curva de borboleta de Vout vs Vin da célula SRAM HD de 5 nm são mostradas em voltagens de 0,75V a 0,3V.

A plotagem shmoo da célula SRAM de 256Mb 0,021 um 2 HD com função de leitura / gravação completa é mostrada até 0,4V na Fig. 9.

Spoiler

Fig. 9. Gráfico Shmoo mostrando Vout vs Vin de 1,0V a 0,4V do SRAM de 256Mb com base na célula SRAM de 5nm 0,021 um 2 HD.

Os gráficos shmoo de resposta de frequência dos blocos de GPU e CPU no chip de teste lógico de alto rendimento são mostrados na Fig. 10.

Spoiler

Fig. 10. Gráficos Shmoo de frequência em GHz vs. voltagem para os blocos GPU e CPU, respectivamente, no chip de teste lógico de alto rendimento no veículo de qualificação de 5 nm.

Spoiler

O SRAM de 256Mb HD / HC e o chip de teste lógico passaram na qualificação HTOL de 1000 horas. O SRAM Vmin mostrou um deslocamento desprezível às 168 horas e passou o HTOL de 1000 horas com margem de ~ 51mV, como mostrado na Fig. 11.

Em forma. 11. Gráficos de distribuição log-normal vs Vmin em mV às 168 horas HTOL mostrando desvio Vmin insignificante e às 1000 horas HTOL, passando 1000 horas com margem de 51 mV.

Spoiler

Os dados de envelhecimento por tensão a 0,96 V e 125C no oscilador de anel FOM de 5 nm feitos com os finFETs do High Mobility Channel mostrados na Fig. 12 com envelhecimento aprimorado em relação ao nó de 7 nm.

Fig. 12. Gráfico mostrando T50% de vida útil (anos) vs. tensão de tensão Vstr do estudo de envelhecimento a 125 ° C de osciladores de anel N5 HMC finFET e osciladores de anel N7 de silício finFET mostrando melhor envelhecimento no nó de 5 nm em relação a 7 nm.

Outra característica importante para o HPC é o capacitor metal-isolador-metal (MiM) formado nas camadas superiores da metalização BEOL. O MiM de 5 nm possui densidade de capacitância 4x mais alta que o HD-MiM típico e produz Fmax ~ 4,2% mais rápido, minimizando a tensão de queda transitória e alcançando uma redução de ~ 20mV Vmin em um chip de teste da CPU.

HPC depende criticamente de IOs de alta velocidade, especialmente SERDES.

Spoiler

Ao otimizar com sucesso a força motriz do finFET e a capacitância / resistência com dispositivos especiais de alta velocidade, a velocidade do transmissor PAM-4 SERDES de 112 Gb / s a 0,78 pJ / bit e 130 Gb / s a 0,96pJ / b de dissipação de energia, como mostrado na Fig. 13)

Fig. 13. Gráficos mostrando as características do sinal de tensão em mV vs tempo em ps de transmissão de dados de 112 Gb / se 130 Gb / s em SERDES PAM-4 com 0,78 pJ / be 0,96 pJ / b, respectivamente.

Em conclusão, a TSMC apresentou uma plataforma de tecnologia muito competitiva, estabelecendo-se como líder nas melhores tecnologias lógicas de alta densidade da categoria. A produção em volume no primeiro semestre de 2020 permitirá produtos de ponta em SoC avançado para dispositivos móveis, especialmente 5G, bem como aplicativos HPC para produtos de IA, datacenter e blockchain, que cada vez mais precisam de alto desempenho com melhor eficiência de energia.

N5 HP = TSMC 5nm HPC
ZEN 4 = 5nm HPC
5nm HPC possui de 15% a 25% a mais de clock em comparação com os 7nm
5nm HPC ao custo de densidade, possui 35% a mais de clock em comparação com os 7nm
O dimensionamento da tecnologia de 5 nm foi projetado para reduzir o tamanho do chip em 35% -40%.
Portanto, podemos esperar clock ainda maiores, e talvez até com mais núcleos nos ZEN 4 - 5nm

Detalhes do TSMC 5 nm

5 nm lithography process - WikiChip

The 5 nanometer (5 nm) lithography process is a technology node semiconductor manufacturing process following the 7 nm process node. Commercial integrated circuit manufacturing using 5 nm process is set to begin sometime around 2020.

en.wikichip.org

TSMC Details 5 nm

TSMC details its 5-nanometer node for mobile and HPC applications. The process features the industry's highest density transistors with a high-mobility channel and highest-density SRAM cells.

fuse.wikichip.org

Spoiler

Na última década, o TSMC vem operando com uma cadência bastante consistente. A empresa iniciou a produção de risco de seu nó mais recente, 5 nanômetros, em março de 2019. Espera-se que os 5 nanômetros aumentem no segundo trimestre deste ano - provavelmente em abril ou maio,

Spoiler

desde que o COVID-19 não interrompa as operações. Este artigo obtém suas informações de vários lugares, incluindo Arm Techcon 2019, 65ª conferência IEEE IEDM e ISSCC 2020. Também estamos um pouco desapontados por, apesar do significado do artigo, o artigo IEDM da TSMC não ter substância real e ter sido aceito sem reunião. o alto padrão de qualidade da conferência que esperamos do IEDM.

O TSMC ainda não divulgou os tamanhos exatos dos dispositivos para o nó N5, portanto, manteremos nossas próprias estimativas . Nossas estimativas atuais permanecem em pitch de 48 nm e pitch de metal de 30 nm. Essas dimensões produzem uma densidade estimada de dispositivo de 171,3 MTr / mm².

No IEDM, o TSMC relatou uma melhoria de densidade de 1,84x em relação ao nó N7 da empresa. Nossas estimativas chegam a 1,87x, o que é razoavelmente próximo. Uma rampa em abril marcará exatamente dois anos desde que o TSMC aumentou seu nó de 7 nanômetros . Impressionante, também faz pouco menos de cinco anos desde que a empresa aumentou seu nó de 16 nanômetros, seu primeiro dispositivo FinFET. Do N16 ao N5, a TSMC está atualmente expandindo os nós de produção no ritmo da Lei de Moore de 2x / 2 anos, o que é realmente mais rápido que a linha de tendência histórica.

Spoiler

Em uma das figuras do documento do IEDM, o TSMC tinha uma ilustração da fidelidade padronizada do EUV.

Spoiler

É difícil dizer o quanto podemos confiar nos recursos visuais anexados ao documento IEDM, mas se assumirmos que o passo mínimo de metal aqui é de aproximadamente 30 nm, a altura da célula é de aproximadamente 6T (idêntica a N7), o que funciona cerca de uma altura de célula de 180 nm. As células de alta densidade provavelmente apresentam 2 + 2 produzindo células com 8 nadadeiras, mas se o COAG significasse um isolamento de nadadeira única, o N5 poderia ter 7 nadadeiras. Em outras palavras, o tom da barbatana é provavelmente 25-26 nm. O TSMC mencionou que existe uma variante de célula HPC que usa 3 barbatanas. Se assumirmos um FP de 25 nm, as células HPC terão 225 nm de altura ou 7,5T (também idêntico ao N7).

Abaixo estão nossas premissas atuais com base nos dados disponíveis.

PPA

Em um nível alto, o TSMC N5 é um processo FinFET de alta densidade e alto desempenho, projetado para aplicativos móveis de SoCs e HPC. A fabricação faz uso extensivo do EUV na Fab 18, o novo GigaFab de 12 polegadas da empresa localizado no Southern Science Science Park. O TSMC diz que seu processo de 5 nanômetros é 1,84x mais denso que seu nó de 7 nanômetros . O TSMC também otimizou dispositivos analógicos em que foi alcançada uma escala de aproximadamente 1,2x. No IEDM, Geoffrey Yeap deu um pouco mais de cor a essa densidade relatando que, para um SoC móvel típico que consiste em 60% de lógica, 30% de SRAM e 10% de analógico / IO, o dimensionamento da tecnologia de 5 nm foi projetado para reduzir o tamanho do chip em 35% -40%.



Do ponto de vista de energia e desempenho do dispositivo, o TSMC diz que os dispositivos oferecem velocidade 15% maior na iso-potência ou, alternativamente, 30% menor no mesmo clock. Esses números são consistentes com o que foi relatado anteriormente.



Além do ultra-LVT (uLVT) oferecido com o N7, há um novo LVT extremo (eLVT) que pode aumentar a velocidade em 15% a 25% a mais. Além disso, comparadas às células N5 padrão, as variantes de células HP mencionadas acima podem aumentar esse desempenho em outros 10%, ao custo de densidade.



EUV

O TSMC enfatizou o uso extensivo do EUV nesse processo. Vale ressaltar que este é realmente o primeiro processo 'principal' baseado em EUV do TSMC. Os nós TSMC N7 e N7P são baseados em DUV. O processo EUV de primeira produção do TSMC é o N7 +, mas esse nó é realmente um órfão - não é compatível com os nós anteriores e nenhum caminho de migração claro é encaminhado além de retornar a esse nó. Por outro lado, o N5 foi projetado como o principal caminho de migração do N7 para a maioria dos clientes. O TSMC diz que mais de 10 camadas EUV são usadas para substituir pelo menos 4 vezes mais camadas de imersão nas etapas de corte, contato, via e linha de metal. Isso está comparando o nó N5 baseado em EUV com um nó N5 hipotético que utiliza vários padrões.

No IEDM, o TSMC mostrou um gráfico relatando que, pela primeira vez, o N5 resultará em menos máscaras do que no processo anterior.

Spoiler

Medindo a altura das barras no gráfico, em comparação com a linha de base 1x N16, o N10 usa 1,31x mais máscaras, o N7 usa 1,45x mais máscaras e o N5 usa 1,35x mais máscaras. Se N5 fosse um processo baseado em DUV com vários padrões, a contagem de máscaras teria aumentado até 1,91x. Em outras palavras, com 14 / 16nm usando cerca de 60 máscaras, 10 nm são aproximadamente 78 máscaras, 7 nm são aproximadamente 87 máscaras e 5 nm voltam a 81 máscaras. Sem EUV, 5 nm estariam em 115 máscaras. Nenhuma comparação com N7 + foi feita, mas estimamos que seja comparável à contagem de máscaras de 10 nm.

Spoiler

HMC

Para melhorar a corrente do inversor, a TSMC introduziu um canal de alta mobilidade (HMC) para seus dispositivos FinFET de 5 nanômetros.

Spoiler

O TSMC fez todos os esforços para evitar o detalhamento das propriedades reais desse canal (todas as questões relacionadas foram atendidas com a tautologia: “quem sabe, sabe”). É um esforço infrutífero tentar esconder essas informações genéricas. Esperamos que o TechInsights publique essas informações dentro de alguns meses após o início do envio dos produtos. Acreditamos que a TSMC está empregando um canal SiGe para os dispositivos pMOS. O número que ouvimos ao redor é de cerca de 37% de composição Ge. O TSMC diz que o HMC oferece 18% de ganho de desempenho em comparação com os finFETs de Si equivalentes. Um TEM da rede HMC com tensão total é mostrado abaixo.

Spoiler

Amplificadores de escala

A TSMC diz que incorporou vários impulsionadores de escala em seu processo N5. Curiosamente, a TSMC os chama de "recursos inteligentes de hiperescala", um termo de marketing usado anteriormente pela Intel.

Spoiler

O primeiro reforço é o que o TSMC está chamando de “terminação de difusão exclusiva”. Acreditamos que isso se refere a alguma forma de uma única quebra de difusão nos limites das células. Além disso, o TSMC adicionou a capacidade de eliminar o contato do portão sobre a região ativa (COAG). Ambos os recursos foram introduzidos anteriormente pela Intel em seu nó de 10 nanômetros como parte de seus "recursos de hiperescala".

Interconexão

Apesar dos arremessos agressivamente mais apertados, o TSMC diz que as linhas de metal RC e via resistência foram mantidas relativamente semelhantes ao N7.

Spoiler

O TSMC diz que isso foi alcançado “usando o padrão EUV, barreira / revestimento inovador em escala, dielétricos ESL / ELK e refluxo de Cu”. As melhorias significaram que o interconectado RC não piorou em relação ao N7, como o N7 fez em relação ao N16.

Spoiler

SRAM

A TSMC divulgou duas variações de 6T SRAM: uma célula de alto desempenho e uma célula de alta densidade. A célula de alto desempenho é de 0,025 µm², enquanto a célula de alta densidade é de 0,021 µm². Ambas as células são as células SRAM mais densas relatadas até o momento, tanto na pegada absoluta quanto em suas respectivas categorias. Em outras palavras, mesmo a célula SRAM de alto desempenho é mais densa que todas as outras células SRAM relatadas até o momento que estão em produção.

Spoiler

Anteriormente, assumimos um circuito auxiliar de estimativa de cerca de 30%, que produziu uma estimativa de ~ 32 Mib / mm² de cache. Isso representa um aumento de 30% em relação ao N7, que é de cerca de 24,7 Mib / mm².

Spoiler

No ISSCC 2020, o TSMC apresentou um shuttle de teste com 135 Mib de HD SRAM e IPs adicionais. A densidade relatada para as células HD correspondia de fato às nossas estimativas. Um gráfico Shmoo da matriz HD SRAM foi mostrado onde foi usado como caches L1 de alto desempenho. Eles foram capazes de atingir 4,1 GHz a 0,85 V. Uma análise mais detalhada do gráfico revela que, se forçar a tensão mais alta para 0,9 V, eles podem passar de 4,2 GHz.

Spoiler

Pensamento final

A execução do TSMC foi notável nos últimos dois nós. Desde o nó de 16 nm, cada nó do processo tem aumentado mais rapidamente que o antecessor. O N7 foi o nó de maior aceleração da empresa, com a redução mais rápida da densidade de defeitos de todos os tempos. O TSMC diz que espera que seu nó N5 acelere ainda mais rápido. 5 nanômetros entraram em produção de risco em março de 2019. O processo deverá acelerar no segundo trimestre deste ano - provavelmente em abril ou maio. Quando aumentado, esse será o processo mais denso em termos de densidade de transistor e SRAM - ultrapassando a Samsung e a Intel. O Samsung 5 nanômetros é apenas um pouco mais denso que os 7 nanômetros e não é competitivo com o TSMC 5 nm. O próximo grande salto da Samsung é o nó de 3 nanômetros. A Intel provavelmente capturará a liderança de densidade com seu nó de 7 nanômetros, no entanto, esse nó não estará disponível até o final do próximo ano - um sólido 1,5 ano atrás.

O nó TSMC de 5 nanômetros estará aumentando na Fab 18, um novo EUiga GigaFab de 12 polegadas sendo construído em três fases. A primeira fase terminou no início de 2018, onde é de 5 nanômetros. A Fase 2 começou um pouco mais tarde e deve entrar em produção em volume em 2020 também. A fase final, a Fase 3, começou em 2019 e está planejada para produção em volume em 2021. A Fab 18 também será o futuro lar de seu processo de 3 nanômetros, planejado para 2022.

Spoiler

Além da própria tecnologia de processo, a TSMC também está trabalhando no lado da embalagem. Atualmente, o CoWoS é a principal tecnologia 2.5D da empresa. Recentemente, a TSMC anunciou 2x CoWoS de retículo com até 2,7 TB / s de largura de banda HBM, especialmente otimizado para o nó de 5 nanômetros. No futuro, isso será estendido para 3x retículo e até oito pilhas HBM. A TSMC também anunciou a embalagem SoIC, que é a tecnologia de embalagem empilhada em 3D da empresa.

Spoiler

AMD = HPC / High Performance Computing
7nm HPC representa 30% das receitas do processo "7nm", setor HPC cresceu 3%, acabou compensado a queda no setor mobile
Ou seja, a AMD está crescendo em vendas e ganhando market share
5nm da TSMC
The node will deliver around 1.8x improvement in density along with 15% higher speed at iso-power or, alternatively, 30% lower power at the same speed.
TSMC afirma que a partir do segundo semestre de 2020, 5nm será impulsionado pelo setor mobile e HPC
AMD faz parte do setor HPC, e vai usar uma versão do 5nm específica para High Performance Computing
TSMC 3nm produção de risco em 2021
TSMC 3nm produção em massa em 2022

TSMC Rampas 5nm, divulga 3nm para embalar mais de um bilhão de transistores por milímetro quadrado

TSMC Ramps 5nm, Discloses 3nm to Pack Over a Quarter-Billion Transistors Per Square Millimeter

TSMC reports a flat Q1 amid the COVID-19 pandemic, ramps its 5nm node with good yield and discloses key 3-nanometer (N3) details. N3 will be a full node jump over N5 and is expected to offer over a quarter-billion transistors per each millimeter square of silicon.

fuse.wikichip.org

Os resultados foram misturados aos resultados financeiros do TSMC no primeiro trimestre de 2020. Em meio à pandemia, a empresa obteve receita líquida de US $ 10,31 bilhões, uma queda de pouco menos de um por cento em relação à receita do quarto trimestre. A TSMC diz que a queda é menor que a sazonalidade, devido à maior demanda relacionada à HPC e à rampa de smartphones 5G.

No primeiro trimestre de 2020, o principal nó N7 de 7 nanômetros da empresacontribuiu com 35% da receita de wafer. É o mesmo valor do trimestre anterior, sugerindo que o TSMC N7 atingiu seu ápice. A TSMC registrou uma queda acentuada de 9%, na comparação com o trimestre anterior, na receita de smartphones, representando 49% da receita. Isso foi parcialmente compensado por um aumento de 3% no mercado de HPC, que agora representa 30% da receita. Os eletrônicos de consumo para desktops (DCE) subiram 44% no primeiro trimestre, representando 5% da receita total.

Spoiler

Curiosamente, a participação na receita de 16 e 10 nanômetros caiu 1% e 0,5%, respectivamente, em relação ao trimestre anterior. Isso corresponde a uma demanda mais fraca por SocS do passado, sem demanda renovada por SoCs mais novos. Como conseqüência, os nós de 45 nm e 65 nm atingiram cerca de um por cento de alta em termos de receita de wafer.

Spoiler

A TSMC espera que sua receita no segundo trimestre permaneça estável - entre US $ 10,1 e US $ 10,4 bilhões. A empresa espera que as vendas de smartphones permaneçam fracas durante o segundo trimestre. CC Wei continuou dizendo que “embora não tenhamos visto uma redução significativa de pedidos de nossos clientes até agora, observamos o deslocamento da cadeia de suprimentos e a demanda de mercado mais fraca da COVID-19 no primeiro semestre deste ano”. “Agora, prevemos que o mercado geral de semicondutores, excluindo o crescimento da memória, seja plano a declinar levemente. Embora se suspeite que o crescimento da indústria de fundição seja um dígito alto a um dígito baixo de adolescentes. Para o TSMC, embora exista incerteza, acreditamos que podemos fazer melhor no percentual médio a alto de adolescentes em 2020 em termos de dólar americano ”, acrescentou. Todas as declarações do TSMC são baseadas no pressuposto de que o COVID-19 se estabiliza em junho.

Apesar do trimestre instável, a empresa despachou menos de 3 milhões de wafers - o maior volume já registrado pelo segundo trimestre consecutivo.



COVID-19

Spoiler

O TSMC suspendeu as viagens de negócios não críticas desde janeiro e implementou a triagem obrigatória para todos os visitantes.

A empresa não relatou nenhuma interrupção nas operações devido ao COVID-19.

Spoiler

Em 18 de março, um único funcionário deu positivo. Este funcionário se recuperou desde então. Todos os outros funcionários que entraram em contato com esse indivíduo foram submetidos à quarentena obrigatória, desde que tiveram resultados negativos e voltaram ao trabalho.

Desde março e sempre que possível, o TSMC passou a trabalhar em casa.

Status de aceleração

• N7 está em seu terceiro ano de rampa
• N7 + entra no seu segundo ano de rampa usando EUV

No ano passado, a TSMC anunciou um novo nó N6 . A empresa diz que esse nó se baseia no aprendizado da EUV com o nó N7 +, mas mantém um caminho de migração claro para os clientes N7. Para esse fim, o N6 apresenta regras de design totalmente compatíveis com o N7. O N6 possui uma única camada EUV mais que o N7 +. O N6 já entrou em produção de risco e está a caminho do volume de produção antes do final deste ano.

CapEx
Apesar do COVID-19, o TSMC afirma um orçamento de gastos de capital para 2020 entre US $ 15 e US $ 16 bilhões.

Status N5

O nó de 5 nanômetros da TSMC entrou em produção de risco no início do ano passado. CC Wei confirmou que o N5 está agora em produção em volume com bom rendimento. Recentemente, cobrimos o nó TSMC de 5 nanômetros divulgado em várias conferências. O nó proporcionará uma melhoria em torno de 1,8x na densidade, juntamente com uma velocidade 15% maior na iso-potência ou, alternativamente, consumo de 30% de energia menor no mesmo clock. Espera-se que o N5, como o N7, permaneça um nó duradouro. "Esperamos uma rampa muito rápida e suave de N5 no segundo semestre deste ano, impulsionada por aplicativos móveis e HPC", acrescentou CC Wei. O TSMC estima que o N5 contribuirá com cerca de 10% da receita de wafer em 2020. O TSMC está observando um número maior de fitas adesivas em comparação com o N7 no mesmo período de tempo durante a rampa.

N3
Essa chamada de ganhos marca a primeira vez que o TSMC começou a divulgar informações reais sobre seu nó de 3 nanômetros (N3). CC Wei diz que o N3 da empresa continua no caminho com a produção de risco programada para 2021. A TSMC está visando a produção em volume no segundo semestre de 2022. A empresa diz que, depois de avaliar todas as opções possíveis de tecnologia de dispositivos, decidiu continuar com o FinFET para N3 devido à sua maturidade, desempenho e vantagens de custo.

Em termos de densidade, o TSMC diz que o N3 será outro passo do nó completo sobre o N5, com uma melhoria de densidade de 1,7x sobre o N5. Pelas nossas estimativas, o N3 deve oferecer uma densidade no nível de célula de pouco menos de 300 milhões de transistores por milímetro quadrado.



Em termos de desempenho e velocidade, em comparação com o N5, o TSMC diz que o N3 fornecerá uma melhoria de velocidade de 10 a 15% na iso-potência ou de 25 a 30% de redução na iso-velocidade.

Sobre TSMC 5nm e PCIe 4.0
AMD ZEN 4 = TSMC 5nm HPC

O Zen 3 será um 7nm melhorado (junto com o RDNA 2), é o Zen 4 / Ryzen 5000 e provavelmente o RDNA 3 que estará em 5nm no próximo ano.

Spoiler

Novos nós não significam automaticamente melhorias no desempenho de single thread. Se você não tomar cuidado, eles podem até significar regressão ST perf .

O que nós menores oferecem é:

• Latências mais baixas devido à menor distância física do cache
• Tamanhos de matriz menores para (teoricamente, eventualmente) custos mais baixos
• Um orçamento de transistor mais alto para ter mais de tudo - mais cache, lógica de CPU mais complicada, mais núcleos
• Melhor desempenho / watt - para a maioria dos dispositivos (telefones, laptops, servidores), isso é extremamente relevante para o desempenho no mundo real.

Com tudo isso em mente, os núcleos da CPU da área de trabalho visando o "desempenho máximo possível de single thread" são um dos dispositivos que menos se beneficia com os novos nós.

Spoiler

Eu assumiria que o nó específico da AMD é o nó N5P da TSMC projetado para HPC, que estará pronto em 2021. Não deve ser confundido com o nó N5 da TSMC para chips de baixa potência prontos este ano.

Spoiler

Sim, eu estava pensando a mesma coisa, provavelmente apenas re-hash de notícias, mas o TSMC não lista N5 HPC como N5P. A TSMC já disse que estava lançando a linha HPC de 5nm ao mesmo tempo que a linha N5 regular (telefone de baixa potência soc). Além disso, um slide da AnandTech mostra uma receita eLVT para cada uma (que parece não existir em 7 nm de acordo com o slide abaixo), então existem muitos "sabores" do TSMC N5 e N5 HPC

Spoiler

A partir deste link, entendo o processo N5 como chips de celular de baixa potência. Visto que o N5P é para chips de alto desempenho e aumentará um ano após o N5; Consulte a seção do último artigo intitulada "N5P, N3".

A Huawei está cortando a produção de chips para celulares N5 e sendo apanhada pela Apple. A AMD precisará esperar até 2021 pelo processo de alto desempenho N5P.

Agora, a pergunta é: o corte de produção de 7nm da Huawei pode ser usado pela AMD para a produção de chips de alto desempenho?

Spoiler

N5P é 2021, quando a AMD aceleraria.

Spoiler

Do artigo:


Isso implica que a AMD quer 5nm para o início de 2021, já que 5nm é para as vendas do iPhone da Apple no início de outubro. Quero dizer, por que a AMD faria pedidos com tantos meses de antecedência, já que se sabe que as bolachas em novos processos ficam significativamente mais baratas em um ano. Supondo que o cronograma de lançamento do Ryzen 5000 seja o H2 2021, quase um ano inteiro depois.

A única explicação que posso ver são os lançamentos do início de 2021 para GPUs dedicadas ou CPUs móveis (o que significa que eles saltam diretamente para 5 nm com seus chips móveis, em vez de permanecerem 7 nm mais um ano).

Ou eu perdi alguma coisa?

Spoiler

Essa tradução é imprecisa. De qualquer forma, 80k WPM (absorvendo a capacidade da Huawei) é o quarto trimestre de 2020.

A AMD não está atingindo 20k citados até que eles tenham o Zen 4 rampa, o que seria mais tarde em 2021.

O preço do wafer não muda drasticamente, é que o rendimento melhora tanto quanto o perf, que você obtém mais chips e melhores chips de cada wafer.

Eu concordo que a GPU de 5nm para CDNA2 e a APU de 5nm poderia ser meados de 2021 também

Spoiler

O TSMC não se preocupa com nada disso, desde que a AMD esteja disposta a pagar pela customização e acessar novos nós mais cedo (o que eles são). A AMD agora tem mais dinheiro para investir em coisas como nós ligeiramente especializados que se adaptam melhor ao seu silício e a TSMC (ou qualquer outra fábrica) ficará feliz em fornecer, contanto que recebam o dinheiro.

Quanto à capacidade, o artigo menciona que a AMD requer "nada menos que" 20 mil wafers por mês. É um pedido enorme para um novo nó, sem mencionar que a AMD será o maior cliente de 7 nm da TSMC até o final de 2020, parcialmente graças aos consoles. Não tenho certeza se o pedido total de TSMC da Nvidia "anula" a AMD ou não, mas a Nvidia está aderindo a nós antigos e maduros que não ajudam o TSMC, a AMD está disposta a pular para o nó mais novo imediatamente.

Spoiler

Produção de volume de 3nm em H2'22. Isso é grande.

Spoiler

Finfet confirmado por 3nm no TSMC. Interessante.

Spoiler

Uau, eles estão super agressivos com a densidade. O nó é ~ 15% mais denso do que os analistas previam. 291,21 MT / mm 2 para quem não quer ler o artigo (MT = milhões de transistores)

Esta é 3,19x a densidade oficial de 7nm e 1,7x 5nm.

Portanto, deve ser superior ao que a Intel chamará de 5nm.

Embora eu me pergunte como a versão de alto desempenho se compara, especialmente porque ainda é o FinFET. A versão HP não chegará nem perto de 3,19x da densidade de 7nm.

E posso ver por que eles estão avisando sobre a diminuição da velocidade do relógio daqui para frente.

É um aumento de densidade de 3,19x acima de 7nm, but only a 51% decrease in power at the same clockspeed. So that means it's a 56% increase in power per mm2 (so a 56% increase in heat density).

Isso gostaria de uma matriz 5700XT consumindo 300W, apesar de ter apenas 251mm 2 . Seria um desafio legal.

Espero que eles resolvam a implementação do Nanowire / CFET depois disso, para que possam abandonar o FinFET e obter ganhos significativos novamente por 2nm.

Spoiler

Você ainda pode aumentar o desempenho com mais cache e unidades de execução mais amplas (traduzindo para um IPC mais alto) proporcionadas pelo orçamento mais alto do transistor.

Acho que veremos uma arquitetura de CPU muito diferente daqui para frente, quando a barreira da frequência for atingida com força por todos na indústria do silício.

O que vimos até agora são apenas pequenos passos.

Spoiler

A tradução automática diz que o tsmc o projetou de acordo com os requisitos da amd, mas não parece exclusivo da amd. Diz que a Apple está competindo pela capacidade n5p. Também diz que 3nm está atrasado porque a Apple está se preparando para a economia de baixa devido ao vírus.

Spoiler

o PCIe 4.0 foi ratificado em outubro de 2017. e vimos produtos de consumo em 2019.
O PCIe 5.0 foi ratificado em maio de 2019 ... então os produtos em 2021 não são tão improváveis.

Spoiler

Eu acho que ele está falando sobre controladores SSD, não o material de back-end na placa-mãe real. O único controlador "PCIE 4" que conheço agora é o Phison E16, que é apenas um E12 reformulado. É como quando as unidades de disco rígido SATA começaram a aparecer pela primeira vez, muitas empresas colocaram pontes IDE-SATA no PCB de seu HDD IDE existente; levou um ano ou 2 para os verdadeiros HDDs SATA. Isso tudo se refere a produtos de consumo, não sei nada sobre empresa.

Spoiler

5nm da TSMC com produção em massa no primeiro semestre de 2021
O pedido mensal da AMD dos 5nm é de no mínimo 20.000 peças por mês, ou seja, é de 20.000 para cima
Atualmente a TSMC produz 40.000 peças de 5nm por mês, a meta para o terceiro trimestre é de 70.000 peças por mês
Portanto, o pedido que a AMD fez dos 5nm é bastante alto
Para efeito de comparação, a TSMC produz mais de 100.000 peças de 7nm por mês
TSMC planeja usar FINFET nos 3nm
SAMSUNG irá usar GAA nos 3nm
Produção em massa dos 3nm da SAMSUNG e TSMC para 2022

Coletiva focada no seminário TSMC

3 奈米延後？客戶砍單？法人聚焦台積電法說會

武漢肺炎爆發至今約莫 3 個月時間，衝擊逐漸擴大並橫掃各大產業，其中大立光上週表示，第二季智慧型手機新品訂單數量低於往年同期，敲響了產業警鐘；緊接著，晶圓代工龍頭台積電將於 16 日舉行法說會，會中所釋放的訊息究竟「是喜是悲」，不僅牽動台股後市，也將為全球半導體產業前景描繪出更清楚的輪廓。 這也是爆...

finance.technews.tw

Faz cerca de três meses desde o início da pneumonia de Wuhan, e o impacto foi gradualmente expandido e varrido pelas principais indústrias: Daliguang disse na semana passada que o número de novos pedidos de smartphones no segundo trimestre foi menor do que o mesmo período dos anos anteriores, que soou o alarme industrial; O líder da fundição TSMC realizará uma conferência de direito no dia 16. A mensagem divulgada durante a reunião é "feliz ou triste", que não afeta apenas as perspectivas de mercado das ações de Taiwan, mas também traça um esboço mais claro das perspectivas da indústria global de semicondutores.

Esta é também a primeira conferência de direito da TSMC desde o surto. As cinco principais entidades jurídicas estão preocupadas com os principais pontos: o status da produção de 5 nanômetros e o progresso de 3 nanômetros; se as despesas anuais de capital permanecem sofisticadas; visões sobre a demanda dos clientes e as tendências do setor; Perspectivas de desempenho; os Estados Unidos continuam a suprimir o impacto da Huawei.

5 Nano Ramping está bloqueado, mas a demanda é estável

A epidemia de pneumonia de Wuhan começou a mudar acentuadamente após o Ano Novo Lunar. Embora o governo chinês atualmente afirme estar sob controle, a epidemia européia e americana não é otimista. O número de diagnósticos confirmados continua a aumentar e a indústria global está tensa. O TSMC, também conhecido como protetor do país, já foi invadido por vírus. No entanto, diante de vários testes, sua receita em março ainda atingiu 113,52 bilhões de yuans , o que não apenas estabeleceu o melhor recorde de um mês nos anos anteriores, mas também levou a receita do primeiro trimestre a exceder Testes financeiros de alto padrão.

De acordo com a análise da pessoa jurídica, o semicondutor está localizado na região mais a montante da indústria eletrônica, além disso, a maioria das empresas adota um sistema de turnos durante o Ano Novo Lunar e não parou de trabalhar. O desempenho no primeiro trimestre não é afetado pela epidemia. Embora o mercado tenha ouvido a notícia das ordens de corte da Huawei, o desempenho principal da TSMC é de 7 nanômetros, a taxa de rendimento do processo é estável e ainda atrai outros clientes para aparecer. Beneficiando-se da escala da economia de 7 nanômetros, espera-se que o lucro também aumente ao mesmo tempo.

O processo de 7 nanômetros da TSMC é invencível no mundo. O foco da capacidade de sprint deste ano será de 5 nanômetros. De acordo com a principal cadeia de suprimentos, 5nm entrou no estágio de produção em massa no primeiro trimestre e a atual capacidade mensal de produção foi aumentada para 30.000 a 40.000 peças, com uma meta de 70.000 peças no terceiro trimestre, incluindo Apple e Huawei HiSilicon. Clientes da Wave, enquanto espera-se que a Super Micro e a Qualcomm se juntem à segunda onda; a versão aprimorada de 5nm deve entrar em produção de teste arriscada até o final do ano e produção em massa no primeiro semestre de 2021.

Vale ressaltar que, atualmente, os estrangeiros estão proibidos de entrar em Taiwan, embora possam solicitar permissão para passar, eles ainda precisam ficar em quarentena em casa por 14 dias quando chegarem a Taiwan. Especialistas do setor apontaram que os principais equipamentos semicondutores para o desenvolvimento de processos avançados são todos do exterior e os profissionais são obrigados a vir para Taiwan para instalação. Se houver algum problema durante o período, o fornecedor precisará enviar pessoal para ajudar. Agora que Taiwan entrou no estado de "estado semi-bloqueado", isso pode afetar a velocidade de rampa de 5 nanômetros.

O cronograma da produção de 3nm deve ser adiado e a produção em massa em 2022 é estimada

Em termos de nano, a cadeia de suprimentos revelou que, com base no plano original da TSMC , a fábrica foi inaugurada em Tainan 18B no terceiro trimestre deste ano, e grandes equipamentos como o EUV deverão ser concluídos até o final do ano. No entanto, devido ao impacto da epidemia, a entrada de equipamentos no exterior foi bloqueada e a atitude dos clientes tornou-se cautelosa. O TSMC estendeu temporariamente seu planejamento de capacidade por dois a três quartos, e a instalação também será adiada. Tainan 18B pode entrar em produção de teste arriscada entre o segundo e o terceiro trimestres de 2021 e produção em massa em 2022.

De acordo com o mercado, a TSMC 3nm planeja usar o processo FINFET (transistor de efeito de campo de aletas) para atender ao GAA da Samsung (estrutura de barreira envolvente). Segundo os analistas do setor, o desempenho do GAA é melhor que o FINFET, mas é uma tecnologia mais madura, e se puder ser usada com 3 nanômetros, é melhor controlar o rendimento.

No entanto, 3 nanômetros ainda têm o problema de custo excessivo. Os analistas apontaram que, neste momento de demanda e condições de mercado pouco claras, a TSMC não está naturalmente ansiosa para investir na construção de capacidade de 3 nanômetros este ano, mas se concentra na pesquisa e desenvolvimento de produtos, otimizando o processo, reduzindo custos e elevando o nível técnico para O ponto mais alto e estabelecer uma vantagem de preço.

Ele também disse que o GAA de 3nm da Samsung também foi adiado para a produção em massa em 2022, e os dois lados competirão no mesmo ano, o que mostra que o desafio da epidemia é um problema comum enfrentado pelas indústrias globais. Enquanto os rios de 7 nanômetros da TSMC são sólidos e 5 nanômetros assumiram a liderança, o progresso de 3 nanômetros é mais lento que o plano original, o que não prejudica a posição de liderança da TSMC em processos avançados.

As despesas de capital podem ser revisadas para baixo, mas os níveis de água de ponta podem ser mantidos

A conferência de lei anterior da TSMC declarou que as despesas de capital deste ano atingirão um recorde histórico de 15 a 15 bilhões de dólares, usado principalmente para processos avançados como 7 nm, 5 nm e 3 nm, representando cerca de 80%. Como mencionado anteriormente, o atual equipamento no exterior não está disponível e o cronograma de produção em massa de 3 nanômetros está atrasado. O mercado está preocupado com o fato de o TSMC ajustar os gastos de capital, o que pode ser uma má notícia para a cadeia de suprimentos de equipamentos.

No entanto, especialistas do setor analisaram que um novo plano de capacidade do processo foi alterado. O TSMC está apenas adiando temporariamente o plano de produção em massa de 3 nanômetros. Se a epidemia for aliviada anteriormente, não será descartado que ela será transferida de volta para este ano para aproveitar a liderança da indústria do TSMC. Neste momento, não é absolutamente um problema mobilizar a cadeia de suprimentos de equipamentos para fornecer suporte total.

Com base na experiência de 2019, o TSMC estará sob pressão no primeiro semestre do ano passado devido ao declínio nas vendas de smartphones e à proibição da Huawei. No entanto, com a desaceleração da guerra comercial em junho, a empresa começou a acelerar a capacidade de 7 nanômetros no segundo semestre do ano. Aumentou rapidamente para mais de 100.000 peças / mês (antes da eclosão da demanda, a empresa originalmente esperava atingir esse nível no primeiro semestre de 2020), levando a receita de 2019 a registrar um recorde.

Há ruído na demanda por smartphones, e as remessas podem ser reduzidas em 10%

Atualmente, a questão mais preocupante é o congelamento da demanda terminal.À medida que a epidemia diminui gradualmente a demanda, como a TSMC vê as perspectivas da demanda 5G será o foco das pessoas jurídicas. Wei Zhejia, presidente da TSMC, estimou na conferência de leis anterior que a taxa de penetração dos telefones celulares 5G dobrará para 15% este ano. No entanto, as agências de pesquisa e desenvolvimento atuais e os relatórios de investimentos estrangeiros revisaram as remessas esperadas de smartphones em 2020, e a maior redução anual excedeu 10%.

Os analistas acreditam que atualmente os smartphones representam mais de 50% da receita da TSMC (53% no quarto trimestre de 2019) .Se as vendas globais de smartphones caírem, isso inevitavelmente terá um impacto no desempenho; no entanto, da HPC (alta velocidade Computação), espera-se que a demanda de IA seja relativamente forte.

Além disso, embora a epidemia continue se intensificando, a luta científica e tecnológica entre os Estados Unidos e a China parece não parar. Recentemente, a imprensa estrangeira relatou com frequência que os Estados Unidos expandirão a proibição da Huawei, também uma das principais perguntas nesta conferência de direito. Especialistas do setor estimam que essa deve ser a pressão dos EUA para a TSMC para instalar fábricas nos Estados Unidos e mudar o foco do mercado (a epidemia local está fora de controle).

Q2 A perturbação da epidemia surgiu e ainda era melhor que a média da indústria ao longo do ano

Vamos olhar novamente para as perspectivas do setor. O impacto da epidemia na indústria global continua a se expandir. Recentemente, instituições de pesquisa internacionais revisaram o boom da indústria de semicondutores este ano. Entre elas, a IC Insights revisou sua previsão de receita do mercado global de semicondutores para 2020 por dois meses consecutivos. O aumento anual de 8%, até a recessão de 4%, e o Gartner estimou que a receita global de semicondutores deste ano será reduzida em 0,9% ao ano, a previsão anterior era de um crescimento de 12,5%.

À medida que o mercado começa a menosprezar a indústria de semicondutores, a TSMC pode manter sua meta de desempenho para o ano todo, prevista para janeiro deste ano, ou seja, o valor global da produção de fundição de wafer aumentará 17% em 2020, e a empresa será melhor que a média da indústria e será uma pessoa coletiva Deve fazer perguntas.

Analistas disseram que, para impedir a propagação da pneumonia em Wuhan, foram emitidas proibições como o fechamento de cidades e "proibições de pedestres" em todo o mundo. Muitos canais de varejo europeus e americanos foram fechados temporariamente e a epidemia começou a impactar a demanda terminal. Como não há sinais de reversão nessa situação, espera-se que o TSMC também seja afetado pela epidemia no segundo trimestre e, devido à possibilidade de atrasos no lançamento de novos celulares para os principais clientes dos EUA, também haverá ruído no terceiro trimestre.

No entanto, olhando para o ano todo, a liderança tecnológica e o domínio do mercado da TSMC constroem um forte fosso. Embora o crescimento deste ano possa ser limitado devido à epidemia, ele ainda alcançará um recorde por 11 anos consecutivos; Foi resolvido antes da temporada, e vale a pena esperar pela força explosiva na segunda metade do ano.

TSMC desenvolveu uma versão aprimorada do processo do 5nm especificamente para a AMD
Apple competindo com a AMD pelos pedidos de 5nm da TSMC
AMD aumentando os pedidos do 7nm da TSMC
Fabricação experimental do 3nm da TSMC no final de 2020 - Atrasado por causa da crise da pandemia
5nm EUV da Samsung a partir da metade do ano

Efeito TSMC

台积电效应

昨天，台湾地区媒体传出消息，台积电遭华为海思砍 5nm 制程投片量，不过，台积电不愁买家，相关产能缺口很快就被苹果全部吃下了。据说，苹果还要求台积电第四季度追加近 1 万片产能，与 AMD 等争夺 5nm 强化版制程产能。据悉，台积电专为 AMD 开发了 5nm 强化版制程工艺，

www.chainnews.com

Ontem, as notícias da mídia de Taiwan revelaram que o TSMC foi cortado pelo Huawei HiSilicon no processo de 5 nm, mas o TSMC não se preocupou com os compradores, e a lacuna de capacidade relacionada foi rapidamente consumida pela Apple. Dizem que a Apple também pediu à TSMC para adicionar cerca de 10.000 peças de capacidade de produção no quarto trimestre, competindo com a AMD e outras empresas por uma capacidade aprimorada de processo de versão de 5 nm. É relatado que o TSMC desenvolveu um processo da versão aprimorada de 5 nm especificamente para a AMD. O requisito de capacidade da AMD não é inferior a 20.000 Wafers de 12 polegadas por mês.

Além disso, o Huawei HiSilicon também reduziu os pedidos de 7 nm da TSMC. No entanto, diz-se que grandes clientes como Nvidia e AMD aumentaram simultaneamente o número de wafers de 7 nm. Dessa forma, a TSMC não apenas abriu totalmente sua capacidade de 5 nm (a partir do segundo trimestre), mas também continuou sua capacidade de 7 nm. Totalmente carregado até o final do ano.

Para os relatórios acima, o TSMC não comentou.

Transferência avançada de capacidade de processo

Atualmente, o processo mais avançado da indústria para produção em massa é de 7 nm e os players são apenas TSMC e Samsung. O TSMC tem a vantagem de ser o primeiro a mover e ocupa a principal participação de mercado do nó. Este ano, apenas a TSMC tem a capacidade de produzir em massa 5nm, então a situação acima de pedidos de corte e reposição apareceu.

Por causa dos recursos extremamente escassos, no início do ano passado, a capacidade de processo de 5 nm da TSMC ainda estava em fase de pré-produção e foi dividida antecipadamente. A primeira onda de ganhadores de capacidade foi principalmente Apple, Huawei Hisilicon e Qualcomm. Na parte de trás, Intel, Nvidia, Broadcom, MediaTek e outros fabricantes de chips estão alinhados, e espera-se que eles obtenham capacidade correspondente em 2021.

Sob tais circunstâncias, uma vez que a capacidade avançada de processo da TSMC é obtida, não há um caso extremamente especial e o fabricante não recusa o pedido, porque há muitos fabricantes aguardando a capacidade de processo avançado da TSMC (especialmente 5 nm e 7 nm), uma vez que o pedido é cortado Se você deseja recuperar o pedido correspondente novamente, será mais difícil.

Spoiler

A Huawei cortou alguns pedidos, mas é realmente impotente, principalmente porque o impacto da epidemia é muito grande, resultando na demanda do mercado por telefones inteligentes bastante reduzida, a Huawei não é exceção, por isso tem que cortar alguns pedidos de chips de processador de celulares. Certamente, a Huawei certamente terá outras considerações, especialmente afetadas pelas restrições do comércio internacional. A empresa precisa tomar precauções para garantir a segurança da cadeia de suprimentos de chips e do maior número possível de canais de produção de chips.

No entanto, a Huawei reduziu principalmente os pedidos de processadores para celulares, e seus pedidos de chips de processo avançados para estações base e outros equipamentos encomendados pela TSMC não apenas diminuíram, mas também aumentaram. Isso se deve principalmente ao vigoroso desenvolvimento da construção de infraestrutura 5G na China continental.

Há pouco tempo, a Huawei recebeu uma grande quantidade de equipamentos de telecomunicações das três principais operadoras, e a quantidade de chips necessária era muito considerável. Nesse sentido, o TSMC ganhará muito.

Como pode ser visto na figura acima, por aplicação, a receita da TSMC em 2019 é proveniente principalmente de telefones celulares e produtos de computação de alto desempenho (HPC) .Além disso, esses dois campos são baseados principalmente em processos avançados. Contudo, certamente ocorrerão grandes mudanças este ano, o que pode ser observado pelo aumento ou diminuição dos pedidos da Huawei. Isso ocorre principalmente devido à epidemia: a demanda por dispositivos eletrônicos de consumo, como telefones celulares, diminuiu, enquanto a demanda por aplicativos de computação de alto desempenho, principalmente em data centers, computação em nuvem e notebooks, aumentou muito.
De acordo com o processo, as mudanças de receita da TSMC nos últimos dois anos são refletidas principalmente no processo mais avançado, conforme mostrado na figura a seguir.

Como pode ser visto na figura acima, nos últimos dois anos, a taxa de receita da tecnologia de processo de 16nm e mais madura da TSMC não mudou muito, a mudança se reflete principalmente no processo mais avançado, especificamente 7nm e 10nm, em 2018, a operação desses dois processos A proporção da receita não é diferente e, em 2019, a situação mudou bastante: com a maturidade e o volume de 7nm, superou os 10nm de uma só vez e se tornou a primeira receita principal.

Dessa forma, a partir da situação deste ano, a taxa de receita de 16 nm e tecnologia de processo mais madura não mudará muito, e a proporção de 5 nm e 7 nm será a mesma de 7 nm e 10 nm em 2018?

Batalha de 3nm

De acordo com relatos da mídia em Taiwan, a TSMC notificou a cadeia de suprimentos de que o tempo programado para a instalação da linha de produção experimental de 3nm na fábrica de Zhuke 12 em junho foi adiado para dezembro, e a linha de produção experimental na fábrica de Nanke 18 foi adiada ao mesmo tempo. Espera-se que 3nm seja no próximo ano. A produção de teste arriscada só será realizada na primeira metade do ano. A cadeia de suprimentos afirmou que isso se devia à consideração da Apple do impacto da epidemia e decidiu adiar o uso de 3nm.

O relatório acima não foi oficialmente confirmado pelo TSMC.

Independentemente de esse relatório ser ou não verdadeiro, o impacto da epidemia na cadeia de suprimentos de semicondutores é realmente muito grande, especialmente o pedido tem um efeito de atraso. Para as fundições de wafer, a maioria dos pedidos no primeiro trimestre ainda é do ano passado. No spread global, os pedidos no segundo e terceiro trimestres serão definitivamente afetados.

O processo de 3nm exige uma enorme quantidade de investimento de capital e um volume considerável de pedidos. Somente quando os dois aspectos são garantidos, a produção é organizada de acordo com o cronograma correspondente. A atual epidemia global é muito grave e a situação futura é difícil de prever. Isso aumenta muito a incerteza da receita de fundição de wafer e do volume de pedidos. Neste caso, a produção de ensaios adiada e a produção em massa parecem ser mais seguras.

Além do TSMC, a Samsung também está trabalhando em pesquisa e desenvolvimento de 5nm e 3nm. Atualmente, a Samsung domina a tecnologia de processo de 5 nm. Segundo relatos, a Samsung iniciou a construção de uma linha de produção EUV de 5nm, que deve ser concluída até o final de junho deste ano. Em termos de 3nm, o progresso de P&D da Samsung também fica atrás do TSMC.

No entanto, para acompanhar o TSMC, a Samsung assumiu a liderança na adoção de transistores de porta surround GAA no processo de 3nm. De acordo com a introdução oficial, com base na estrutura do transistor GAA, a Samsung fabricou MBCFETs (Multi-Bridge-Channel FET, multi-bridge- Channel Field Effect Transistor), essa tecnologia pode melhorar significativamente o desempenho do transistor, usado para substituir a tecnologia de transistor FinFET. Além disso, o MBCFET também pode ser compatível com a tecnologia e o equipamento de processo de fabricação FinFET existentes, acelerando, assim, o desenvolvimento e a produção do processo.

Ambas as empresas disseram que conduziriam a produção experimental do processo de 3nm em 2021. Como caçador, a Samsung pode esperar que algumas variáveis apareçam no mercado, o que pode adicionar algum peso ao caçador. O surto da epidemia no mundo interrompeu o desenvolvimento de toda a indústria de semicondutores e o ritmo da cadeia de suprimentos, o que pode intensificar a competição de processos avançados representados por 3nm em certa medida.

Teste financeiro

Spoiler

O impacto da epidemia foi repentino: em janeiro do início do ano, toda a indústria de semicondutores ainda estava imersa na boa imaginação da indústria, mas dois meses depois, a propagação da epidemia em todo o mundo voltou a empurrar a indústria para o vale do gelo.

Do final de março ao início de abril, vários fabricantes de semicondutores (especialmente IDM e Fabless) revisaram suas estimativas financeiras para o primeiro trimestre deste ano, incluindo grandes fabricantes como NXP, Broadcom, Qorvo, Skyworks, TDK e outros.

No entanto, ao mesmo tempo, as fundições de wafers pura representadas pelo TSMC deram respostas diametralmente opostas. Na semana passada, a TSMC divulgou seu último relatório financeiro: a receita consolidada da empresa em março foi de aproximadamente NT $ 13,152 bilhões (aproximadamente RMB26,61 bilhões), um aumento de 21,5% em relação ao mês anterior; receita no primeiro trimestre Foi de NT $ 310,597 bilhões (aproximadamente RMB72,81 bilhões), um aumento de 42,0% em relação ao mesmo período do ano passado.

Antes do surto, a TSMC prevê que o setor de fundição global aumentará 17% em relação ao ano anterior em 2020, e a taxa de crescimento da empresa será maior que a média do setor. De acordo com especialistas do setor, a TSMC originalmente estabeleceu sua taxa de crescimento da receita anual em 24%, mas no momento do surto, a TSMC reduziu essa previsão financeira para 10%.

Com um impacto tão significativo na cadeia industrial global, até um crescimento positivo de 10% (ou um dígito, como 8%) é uma conquista muito impressionante.

Coincidentemente, apenas na semana passada, o SMIC aumentou sua orientação de crescimento de receita para o primeiro trimestre de 2020 de 0% para 2% para 6% para 8%; a margem de lucro bruto aumentou de 21% para 23% para 25% Para 27%, o motivo é o aumento da demanda de produtos e a otimização do mix de produtos, que superaram as expectativas anteriores da empresa.

Além disso, a UMC, outra fundição de fundição, também divulgou resultados financeiros para março e o primeiro trimestre, ambos atingindo recordes.

Como as cinco principais fundições de wafers pura do mundo, os resultados do primeiro trimestre da TSMC, SMIC e UMC contrastam fortemente com muitos IDMs e Fabless do setor. Pode-se observar que, sob a influência de emergências como epidemias, a indústria pura de fundição de wafers com força abrangente mais forte é muito mais resistente a riscos. Por um lado, é porque eles se concentram no negócio de fundição há muito tempo, e se deram uma posição clara e podem perseverar; por outro lado, é preciso dizer que o modelo de negócio da fundição é relativo ao IDM e à Fabless. De fato, existem "superioridades", e seu modelo de negócios de múltiplos clientes, linha de produtos e processos múltiplos é mais espesso e pesado que o IDM e a Fabless. Em certa medida, sua capacidade anti-risco é mais forte.

Conclusão

A epidemia trouxe muitas variáveis para as fundições de wafer representadas pelo TSMC, e as oportunidades parecem superar os desafios, especialmente em termos de mudanças de pedidos, evolução da tecnologia avançada de processos e receita e desempenho. Excelente.

* Isenção de responsabilidade: Este artigo é original do autor. O conteúdo do artigo é o ponto de vista pessoal do autor. A observação da indústria de semicondutores é reproduzida apenas para transmitir um ponto de vista diferente. Isso não significa que a observação da indústria de semicondutores concorda ou apóia a visão. Se você tiver alguma objeção, entre em contato com a observação da indústria de semicondutores.

AMD suportará DDR5, LPDDR5 e PCI-Express gen 5.0 até 2022, Intel primeiro a comercializar com DDR5

AMD to Support DDR5, LPDDR5, and PCI-Express gen 5.0 by 2022, Intel First to Market with DDR5

AMD is expected to support the next-generation DDR5 memory standard by 2022, according to a MyDrivers report citing industry sources. We are close to a change in memory standards, with the 5-year old DDR4 memory standard beginning a gradual phase out over the next 3 years. Leading DRAM...

www.techpowerup.com

Espera-se que a AMD ofereça suporte ao padrão de memória DDR5 da próxima geração até 2022, de acordo com um relatório da MyDrivers citando fontes do setor. Estamos perto de uma mudança nos padrões de memória, com o padrão de memória DDR4 de 5 anos iniciando uma descontinuação gradual nos próximos 3 anos. Os principais fabricantes de DRAM, como a SK Hynix, já sugeriram que a produção em massa da próxima geração de memória DDR5 comece em 2020. Assim como o DDR4, a Intel pode ser a primeira a comercializar processadores que o suportam, provavelmente com o seu "Sapphire Rapids" Processadores Xeon. A AMD, por outro lado, poderia estrear o suporte ao padrão apenas com sua microarquitetura "Zen 4" prevista para anúncios da tecnologia 2021, com disponibilidade em 2022.

O AMD "Zen 4" verá uma transição para um novo processo de fabricação de silício, provavelmente da classe TSMC 5 nm. Será um ponto de inflexão para a empresa do ponto de vista de E / S, pois apresenta a introdução do suporte à memória DDR5 em plataformas corporativas e de desktop, LPDDR5 na plataforma móvel e PCI-Express gen 5.0 em toda a linha. Além da duplicação da largura de banda geracional, o PCIe gen 5.0 deve apresentar vários recursos padrão do setor que ajudam na hiperescalabilidade no segmento corporativo, beneficiando os clusters de computação com vários processadores escalares, como o CDNA2 da AMD. A Intel introduziu muitos desses recursos com sua interconexão proprietária CXL. A futura microarquitetura "Zen 3" da AMD, prevista para 2020 com presença no mercado em 2021, deve ficar com DDR4, LPDDR4x e PCI-Express gen 4. 0 padrões. O DDR5 permitirá taxas de dados que variam entre 3200 e 8400 MHz, densidades como UDIMMs de 32 GB de classificação única e alguns novos recursos da camada física, como atualização no mesmo banco.

DDR5 e USB 4.0 entrando no mainstream em 2022 (de acordo com o roteiro interno da AMD)

DDR5 and USB 4.0 going mainstream in 2022 (according to internal roadmap AMD)

An alleged slide disclosed by an online publication shows AMD would be aiming for DDR5 support by 2022. In doing so, it would make its way to the mainstream platforms. ...

www.guru3d.com

Um suposto slide divulgado por uma publicação online mostra que a AMD estaria visando o suporte a DDR5 até 2022. Ao fazer isso, chegaria às plataformas convencionais.

A AMD consideraria 2022 o alvo de lançamentos e lançamento de ddr5 no mercado. Ele entrará no mercado convencional por meio do Zen4, mas as APUs também seguiriam o mesmo caminho naquele ano. Além do ddr5, o suporte ao USB4 também veria a luz do dia. A fonte publicou um roteiro interno da AMD, que mostra que a AMD começará a suportar DDR5 em 2022. Os processadores Zen 4 não serão os únicos a suportar DDR5 em 2022. Também haverá APUs Zen 3+ com suporte a DDR5 e laptop chips que também suportam esse novo padrão.

é um roteiro interno e 2022 está longe, mas talvez seja o ano da DDR5. Nos dados anteriores de pesquisa e desenvolvimento divulgados pela SK Hynix, a velocidade da memória DDR5 pode atingir 8400Mbps (8400MHz), um único DIMM pode atingir 128GB enquanto o consumo de energia é reduzido. Quanto ao USB4, na verdade, é uma variante do Thunderbolt 3 com uma velocidade de 40 Gbps e suporta carregamento e transmissão de sinal DP. A afirmação da SK Hynix é que a memória DDR5 será produzida em massa este ano. Dessa forma, espera-se que a Intel assuma a liderança.

 

[high_tension]

Bem vindo aos Ryzens!

Eles tem essa loucura mesmo de do nada, dar um pulo de temp (li em alguns lugares que é bug, em outros que é algo da arquitetura) e como o seu, aqui no meu em idle o CPU sobe 10~15º do nada em milésimos de segundo e volta para "idle" temp em "idle" novamente. Não se preocupe com isso.

HWMonitor e HWInfo conseguem ler tranquilamente o Ryzen, não entendi porque você disse que não está funcionando ai.

Olha aqui por exemplo;

Desculpa, marquei bobeira aqui, o HWInfo realmente mostra as temps, quem não tá mostrando é o HWMonitor.

De qualquer forma, as discrepâncias entre os vários programas de medição existem. Nenhum bate um com o outro.

Aqui pra impedir essas loucuras nas temps, eu setei desempenho máximo e mínimo no perfil de energia em 5%. Dessa forma, o clock fica travado em 2.225ghz quando em iddle ou tarefas básicas (temp fica na casa dos 35-40, sem essas altas do nada) e quando exigido (jogos ou tarefas pesadas) que necessitem de mais processador, os clocks sobem pra 4.3.

Fiz isso aqui que vc falou, realmente os clocks pararam de oscilar por qualquer besteira, porém as temperaturas ainda me parecem meio altas para idle (34~35ºC). Essas temps são tanto em idle no Windows quanto parado na BIOS. E não me parece uma ineficiência do cooler pois se fosse assim, eu estaria tendo problemas com as temperaturas máximas do CPU em full load, o que não é o caso (o máximo que atingiu aqui em stress test foi 65ºC, o que me parece razoável pelo que andei lendo por aí).

As temps dos Ryzen são meio elevadas em idle mesmo?

 

[dayllann]

Aos manjadores de hardware

@user101 @dayllann

Qual a previsão do DDR5 nos ZEN ?

O que acham do aumento de 35% de clock do 5nm HPC em comparação com os 7nm da TSMC ?

Acabei de voltar ao fórum e já me vem uma pergunta dessa?

Segundo um roadmap vazado ao GamersNexus o DDR5 chegará no início de 2022, com a plataforma AM5 e a uArch Zen4. Para servidores chega um ano antes, mais exatamente Q3'2021 com o Genoa. Ainda segundo eles, tanto o Zen4 quanto as chipset do AM5 serão PCIe 4.0 "ainda", mas já serão USB4. Curiosamente as APUs também serão DDR5/LPDDR5 em 2022, mas não serão Zen4: O roadmap lista como Zen3+, que pode significar um melhoramento do Zen3 ou apenas dizer que será algo após o Zen3.

Quanto aos 35%, é muito bom saber disso mas lembre-se que o silício tem um limite, então mesmo esse número sendo animador na prática, pra quem já está ns 4.5GHz, não espero nada muito além dos 5GHz, se chegar nesse número com segurança já será algo muito positivo.

PS: O RDNA3 já está a todo vapor e o RedTechGaming disse que mais tarde soltará algumas informações vazadas para ele sobre o que vem depois do que ainda vai lançar.

 

[StayHeavy]

Desculpa, marquei bobeira aqui, o HWInfo realmente mostra as temps, quem não tá mostrando é o HWMonitor.

De qualquer forma, as discrepâncias entre os vários programas de medição existem. Nenhum bate um com o outro.



Fiz isso aqui que vc falou, realmente os clocks pararam de oscilar por qualquer besteira, porém as temperaturas ainda me parecem meio altas para idle (34~35ºC). Essas temps são tanto em idle no Windows quanto parado na BIOS. E não me parece uma ineficiência do cooler pois se fosse assim, eu estaria tendo problemas com as temperaturas máximas do CPU em full load, o que não é o caso (o máximo que atingiu aqui em stress test foi 65ºC, o que me parece razoável pelo que andei lendo por aí).

As temps dos Ryzen são meio elevadas em idle mesmo?

35ºC em iddle é excelente...bem como 65ºC em full load.

 

[Splinter™]

Pessoal, entre ASrock Steel Legend X570 e Asus X570 Prime Pro, qual é mais negocio?

ambas sao bem similares quanto a codes e tals, porém a da asusé a unica com aquele “tchã” a mais no codec de audioque tem o tal Crystal 3 (não sei se é mais voltado a qualidade ou similar ao SupremeFx) enquando da ASrock não informa nada

 

[Luisinho049]

Galera, uma dúvida.. nas opções dos graficos no jogo COD warzone, eu ativei o V-sync para limitar a taxa de quadros para corresponder com a taxa de atualização do meu monitor (60Hz e não tem essa tecnolgia V-sync) e notei que a placa de video fica com menos % de uso e tal... isso influencia em alguma coisa? seria interessante manter desta forma mesmo ou deixa ilimitado?

Obs: sem ativar essa configuração, o jogo fica acima dos 100 FPS

Agradeço desde já

 

[J@ckB@uer]

Pessoal, entre ASrock Steel Legend X570 e Asus X570 Prime Pro, qual é mais negocio?

ambas sao bem similares quanto a codes e tals, porém a da asusé a unica com aquele “tchã” a mais no codec de audioque tem o tal Crystal 3 (não sei se é mais voltado a qualidade ou similar ao SupremeFx) enquando da ASrock não informa nada

Elas são bem parecidas, tanto em recursos, como no visual.
Qual faixas de preço?
Se for na mesma faixa, iria de Asus.
Possui 12 fases, contra 10 da Asrock e também conta com uma conexão tipo USB-C, para o painel frontal do gabinete.
Além disso, prefiro a BIOS da Asus.

Galera, uma dúvida.. nas opções dos graficos no jogo COD warzone, eu ativei o V-sync para limitar a taxa de quadros para corresponder com a taxa de atualização do meu monitor (60Hz e não tem essa tecnolgia V-sync) e notei que a placa de video fica com menos % de uso e tal... isso influencia em alguma coisa? seria interessante manter desta forma mesmo ou deixa ilimitado?

Obs: sem ativar essa configuração, o jogo fica acima dos 100 FPS

Agradeço desde já

Você não está confundindo V-Sync com G-Sync?
V-Sync, se não me engano, é algo presente em todos os jogos e que serve para qualquer fabricante de VGA (nVidia ou AMD), independente do monitor possuir a tecnologia Freesync (AMD) ou G-Sync (nVidia).
No caso do V-Sync, as vantagens são duas: menor utilização da VGA e, consequentemente, menor consumo e calor gerado. E também de evitar o tearing, que são as imagens com cortes, por conta da diferença de atualização do monitor (Hz) para o que a VGA está entregando (FPS).
Quando usava monitor de 60Hz, ativava o V-Sync em jogos menos competitivos e sem muita necessidade para entregar altos FPS, como jogos de simulação de corrida e outros como Limbo, This War of Mine e Life is Strange. Já jogos de tiros, em primeira ou terceira pessoa, achava melhor jogar com o V-Sync desligado, para alcançar o máximo de FPS possível.

 

[Luisinho049]

Você não está confundindo V-Sync com G-Sync?
V-Sync, se não me engano, é algo presente em todos os jogos e que serve para qualquer fabricante de VGA (nVidia ou AMD), independente do monitor possuir a tecnologia Freesync (AMD) ou G-Sync (nVidia).
No caso do V-Sync, as vantagens são duas: menor utilização da VGA e, consequentemente, menor consumo e calor gerado. E também de evitar o tearing, que são as imagens com cortes, por conta da diferença de atualização do monitor (Hz) para o que a VGA está entregando (FPS).
Quando usava monitor de 60Hz, ativava o V-Sync em jogos menos competitivos e sem muita necessidade para entregar altos FPS, como jogos de simulação de corrida e outros como Limbo, This War of Mine e Life is Strange. Já jogos de tiros, em primeira ou terceira pessoa, achava melhor jogar com o V-Sync desligado, para alcançar o máximo de FPS possível.

Em relaçao ao monitor, eu confundi mesmo! era pra ser G-sync. Então no caso de jogos de tiro, vc acha melhor deixar o V-sync (opção do jogo) desativado? Mais FPS influencia nesse tipo de jogo? pois aqui sem o V-sync ativado, fica acima dos 100 o FPS

 

[Splinter™]

Elas são bem parecidas, tanto em recursos, como no visual.
Qual faixas de preço?
Se for na mesma faixa, iria de Asus.
Possui 12 fases, contra 10 da Asrock e também conta com uma conexão tipo USB-C, para o painel frontal do gabinete.
Além disso, prefiro a BIOS da Asus.

Eu sempre dou preferencia para as MB Asus, sempre tive e nunca deram problemas. Pretendo gastar ate R$1.750,00 (valor da Prime).

O mercado ta muito carente de modelos de MB, os modelos mais interessantes tao com os precos absurdos. Em relacao a minha Rog Strix, ta dificil achar alguma que entregue os mesmos recursos por um preco convidativo. As X570 mais de entrada oferecem recursos simples de audio e lan, sem muito diferencial e, pelo que estou vendo tem muito da TUF X570, mas nao me agrada visualmente

 

[StayHeavy]

Em relaçao ao monitor, eu confundi mesmo! era pra ser G-sync. Então no caso de jogos de tiro, vc acha melhor deixar o V-sync (opção do jogo) desativado? Mais FPS influencia nesse tipo de jogo? pois aqui sem o V-sync ativado, fica acima dos 100 o FPS

Sim, em jogos fps (especialmente os competitivos) deixe vsync desligado. Aliás, se seu monitor for gsync, deixe desligado em todos os jogos, porém ativado no painel de controle da sua Nvidia.

 

[Luisinho049]

Sim, em jogos fps (especialmente os competitivos) deixe vsync desligado. Aliás, se seu monitor for gsync, deixe desligado em todos os jogos, porém ativado no painel de controle da sua Nvidia.

Meu monitor não tem Gsync.. tenho ele ja tem uns 8 anos.. é full HD IPS da LG haha. O que vc falou de ativar no controle da nvidia, adianta fazer isso com monitor comum? ou só se fosse o caso de monitor Gsync?

 

[brender]

Acabei de voltar ao fórum e já me vem uma pergunta dessa?

Segundo um roadmap vazado ao GamersNexus o DDR5 chegará no início de 2022, com a plataforma AM5 e a uArch Zen4. Para servidores chega um ano antes, mais exatamente Q3'2021 com o Genoa. Ainda segundo eles, tanto o Zen4 quanto as chipset do AM5 serão PCIe 4.0 "ainda", mas já serão USB4. Curiosamente as APUs também serão DDR5/LPDDR5 em 2022, mas não serão Zen4: O roadmap lista como Zen3+, que pode significar um melhoramento do Zen3 ou apenas dizer que será algo após o Zen3.

Quanto aos 35%, é muito bom saber disso mas lembre-se que o silício tem um limite, então mesmo esse número sendo animador na prática, pra quem já está ns 4.5GHz, não espero nada muito além dos 5GHz, se chegar nesse número com segurança já será algo muito positivo.

PS: O RDNA3 já está a todo vapor e o RedTechGaming disse que mais tarde soltará algumas informações vazadas para ele sobre o que vem depois do que ainda vai lançar.

O USB 4.0 vem de fato na próxima série de placa mães X670 ?

O dimensionamento da tecnologia de 5 nm foi projetado para reduzir o tamanho do chip em 35% / 40%.

Então teremos mais núcleos nos RYZEN ?
E quanto núcleos a mais seriam ?

 

[ViceDangio"]

Bom dia, pessoal!

Há alguma informação se as MoBos x370 vão suportar os Ryzen 4000?

 

[brender]

A TSMC vai manter sua posição como líder em tecnologia de processo, consequentemente a AMD será beneficiada

Mesmo que a INTEL consiga 7nm, a TSMC terá outro processo de fabricação que será superior ao da INTEL

TSMC 7nm = INTEL 10 nm
TSMC 5nm >>>>> INTEL 10nm
TSMC 3nm >>>>> INTEL 7nm

A AMD agradece

A TSMC pode manter sua liderança em tecnologia de processo

Can TSMC Maintain Their Process Technology Lead - Semiwiki

Recently Seeking Alpha published an article “Taiwan Semiconductor Manufacturing Company Losing Its Process Leadership To Intel” and Dan Nenni (SemiWiki founder) asked me to take a look at the article and do my own analysis. This is a subject I have followed and published on for many years...

semiwiki.com

Recentemente, a Looking Alpha publicou um artigo “Empresa de fabricação de semicondutores de Taiwan perdendo sua liderança em processos para a Intel” e Dan Nenni (fundador da SemiWiki) me pediu para dar uma olhada no artigo e fazer minha própria análise. Este é um assunto que acompanho e publico há muitos anos.

Antes de me aprofundar em comparações específicas de densidade de processos entre empresas, eu queria esclarecer alguns mal-entendidos sobre o Gate All Around (GAA) e o FET complementar (CFET) no artigo Buscando Alfa.

Gate All Around (GAA)

Assim como a indústria mudou de transistores planares para FinFETs, já se sabe há algum tempo que uma transição de FinFETs para outra coisa será necessária para permitir a redução contínua.

Spoiler

Um FinFET possui uma porta em três lados, proporcionando melhor controle eletrostático do canal de dispositivos em comparação com um transistor plano que possui uma porta em apenas um lado. O controle eletrostático aprimorado fornece menor vazamento de canal e permite comprimentos de porta mais curtos. Os FinFETs também fornecem uma estrutura de transistor 3D com largura de canal mais efetiva por unidade de área do que os transistores planares, proporcionando melhor corrente de acionamento por unidade de área.

Está bem estabelecido que um tipo de dispositivo GAA - nanopartículas horizontais (HNS) é o próximo passo após os FinFETs. Se as nanopartículas são muito estreitas, você obtém nanofios e eletrostática significativamente melhorada. O limite aproximado do comprimento do portão para um FinFET é 16 nm e para um nano fio horizontal (HNW) é 13 nm,

Spoiler

veja a figura 1. Comprimentos mais curtos do portão são um componente do encolhimento do poli (CPP) e diminuem a densidade.

Figura 1. Desafios de dimensionamento de CPP do Poly Pitch.

Observe que, na Figura 1, o TSMC HNW de 3,5 nm é apenas um exemplo de como as dimensões podem se acumular; sabemos que eles estão executando FinFETs a 3 nm.

O problema com um HNW é que a largura efetiva do canal é menor do que para um FinFET na mesma área. O desenvolvimento do HNS superou esse problema e pode oferecer até 1,26x a corrente de acionamento dos FinFETs na mesma área, embora sacrifiquem algum controle eletrostático para fazê-lo, veja a figura 2.

Figura 2. Logic Gate All Around (GAA).

Outra vantagem do HNS é que o processo é essencialmente um processo FinFET com algumas alterações.

Spoiler

Isso não pretende subestimar a dificuldade da transição, as etapas específicas do HNS são etapas críticas e a geometria de um HNS tornará difícil a criação de várias tensões de limite, mas é uma evolução lógica da tecnologia FinFET. Os projetistas estão acostumados aos FinFETs com tensões limiares de 4 e 5 disponíveis para maximizar o trade-off de desempenho de energia, voltar a uma ou duas tensões limiares seria um problema, ainda é uma área de intenso desenvolvimento de HNS e precisa ser resolvida por amplos adoção.

No nó "3nm", a Samsung anunciou um GAA HNS que eles chamam de Multibridge, o TSMC, por outro lado, continua com os FinFETs. Ambas as tecnologias são opções viáveis a 3 nm e a verdadeira questão deve ser quem entrega o melhor processo.

FETs complementares (CFET)

Spoiler

No artigo Buscando Alfa, há um comentário sobre um CFET oferecendo 6x a densidade de uma célula FinFET de 3 barbatanas, que não é assim que funciona e, de fato, a comparação nem faz sentido.

Os projetos lógicos são compostos de células padrão, a altura de uma célula padrão é dada pelo passo de metal 2 (M2P) multiplicado pelo número de faixas. Uma tendência recente é que a DTCO (Design Technology Co Optimization) visava maximizar o número de faixas reduzidas ao mesmo tempo que o M2P. Em uma célula de 7,5 faixas, é típico ter 3 aletas por transistor, mas como temos a transição para 6 células de faixa disponíveis a 7 nm do TSMC e 5 nm da Samsung, as aletas por transistor são reduzidas a 2 devido a restrições de espaçamento. Para manter a corrente de acionamento, as aletas são geralmente mais altas e otimizadas de outras maneiras. À medida que a indústria se move para 5 células de pista, as aletas por transistor serão reduzidas ainda mais para 1.

Spoiler

Figura 3. Layouts de célula padrão

Os CFETs estão atualmente sendo desenvolvidos como um caminho possível para continuar a escala além do HNS.

Spoiler

Em um CFET, um nFET e um pFET são empilhados um sobre o outro como HNS de diferentes tipos de condutividade. Em teoria, os CFETs podem escalar ao longo do tempo simplesmente empilhando mais e mais camadas e podem até permitir que os requisitos de litografia sejam relaxados, mas há uma longa lista de desafios técnicos a serem superados para realizar até mesmo um CFET de 2 decks. Além disso, devido aos requisitos de interconexão que vão de um HNS para um CFET de 2 decks, há um aumento de densidade de aproximadamente 1,4x a 1,6x, e não 2x como seria de esperar. Para o mesmo nó do processo, um CFET de 2 decks provavelmente ofereceria uma vantagem de densidade menor que 2x sobre um FinFET otimizado, e não 6x, conforme reivindicado no artigo Procurando Alfa.

Status de 2019

Em 2019, os principais processos lógicos em produção foram o processo de 10nm da Intel, o processo de 7nm da Samsung e o processo óptico de 7nm da TSMC (7FF). A Figura 5 compara os três processos.

Figura 4. Processos 2019.

Spoiler

Na figura 4, M2P é o passo de metal 2, conforme descrito anteriormente, as faixas são o número de faixas e a altura da célula é M2P x Faixas. O CPP é o pitch poligonal contatado e o SDB / DDB é se o processo possui uma única pausa de difusão ou uma pausa de difusão dupla. A largura de uma célula padrão é um número de CPPs, dependendo do tipo de célula e, em seguida, o DDB adiciona espaço adicional contra um SDB na borda da célula. A densidade do transistor é uma média ponderada da densidade do transistor, com base em uma mistura de células NAND e células de Flip Flop digitalizadas com uma ponderação de 60% / 40%. Na minha opinião, essa é a melhor métrica para comparar a densidade do processo, não é perfeita, mas tira os projetos da equação.

Deve-se notar aqui que a Samsung possui um processo de 6 nm e o TSMC possui um 7FFP que aumentam a densidade do transistor para cerca de 120MTx / mm 2. No interesse da clareza, estou focando nos principais nós.

Status 2020

No final de 2019, a Samsung e a TSMC começaram a produção de risco de processos de 5 nm e os dois processos estão em produção em 2020.

5nm é onde o TSMC realmente destaca uma vantagem de densidade, o processo de 5nm do TSMC apresenta uma melhoria de densidade de 1,84x versus 7nm, enquanto o processo de 5nm da Samsung representa apenas uma melhoria de densidade de 1,33x. A Figura 5 compara o processo de 10nm da Intel aos processos de 5nm da Samsung e do TSMC, uma vez que 10nm ainda é o processo mais denso da Intel em 2020.

Figura 5. Processos 2020.

Os valores para Samsung na figura 5 são todos os números que a Samsung confirmou. O TSMC M2P é um incrível 28nm, um número que ouvimos rumores na indústria. O restante dos números são nossas estimativas para atingir a melhoria de densidade que o TSMC divulgou.

Claramente, o TSMC tem a liderança em densidade de processos no final de 2020.

2021/2022

Agora, a situação fica mais confusa, o processo de 7 nm da Intel deve começar a subir em 2021 com uma redução de 2,0x. A Samsung e a TSMC devem iniciar o risco de 3nm em 2021. Supondo que a Intel atinja sua data, elas podem ter brevemente uma vantagem de densidade de produção, mas o processo de 14nm e 10nm da Intel está atrasado há vários anos. Com o COVID 19 impactando a indústria de semicondutores em geral e os EUA em particular, uma data de produção para a Intel em 2021 pode ser ainda menos provável.

A Figura 6 compara os processos 2021/2022 assumindo que, dentro de mais ou menos um quarto ou dois, todos os três processos estarão disponíveis, acredito que seja uma suposição justa. A Intel disse que sua densidade será de 2,0x 10nm, a TSMC em sua teleconferência 2020-Q1 disse que 3nm será 70% mais denso que 5nm, então presumivelmente 1,7x, a Samsung disse que 3nm reduzem o tamanho da matriz em 35% em relação a 5nm e isso equivale a para um denisty de aproximadamente 1,54x.

Para fazer os números da Intel funcionarem, estou assumindo um agressivo M2P de 26 nm com 6 trilhas, um agressivo CPP de 47 nm para um FinFET e SDB.

Para a Samsung, eles revelaram ao SemiWiki um M2P de 32 nm para 4 nm e eu suponho que eles mantenham isso por 3 nm com uma célula de 6 trilhas. Para o CPP com a alteração para um GAA HNS, eles podem atingir 40nm e SDB.

No caso do TSMC, eles estão encolhendo 1,7x de um processo de 5nm, que é um encolhimento de 1,84x, de 7nm, e estão esbarrando em alguns limites físicos. Com eles ficando com um FinFET, não espero que o CPP esteja abaixo de 45 nm por motivos de desempenho e mesmo com SDB eles terão que ter uma redução muito agressiva da altura das células. Ao implementar um barramento de força enterrado (BPR), eles podem chegar a uma célula de 5 faixas, o BPR é uma tecnologia nova e difícil e, em seguida, é necessário um M2P de 22 nm. Francamente, um M2P tão pequeno levanta problemas com a litografia e a resistência da linha e o BPR também é agressivo, então acho que esse processo será incrivelmente desafiador, mas o TSMC tem um excelente histórico de execução.

A Figura 6 resume a imagem do processo 2021/2022.

Figura 6. Processos 2021/2022.

Algumas observações importantes da figura 6.

1. Os números individuais na figura 6 são nossas estimativas e podem precisar ser revisados à medida que obtemos mais informações, mas as densidades gerais do processo correspondem ao que as empresas disseram e devem estar corretas.
2. Apesar de ser o primeiro a migrar para o HNS, o 3nm da Samsung é o menos denso dos três processos. A mudança antecipada para o HNS pode facilitar a redução da Samsung no futuro, mas o nó de 3nm não está fornecendo a vantagem de densidade que você pode esperar do HNS.
3. Sim, a Intel está fazendo um encolhimento de 2,0x e o TSMC apenas um encolhimento de 1,7x, mas o TSMC está fazendo um encolhimento de 1,84x, de 7nm a 5nm e, em seguida, um encolhimento de 1,7x, de 5nm a 3nm, aproximadamente no mesmo período em que a Intel está fazendo um 2,0 x encolher de 10nm a 7nm. Um psiquiatra de 1,7x em cima de um psiquiatra de 1,84x é uma grande conquista, não uma decepção.

O que vem a seguir

Além 2021/2022 espero Intel e TSMC para tanto adotar HNS e Samsung para produzir um segundo HNS geração. Isso provavelmente será seguido pelos CFETs por volta de 2024/2025 das três empresas. Todos esses números e projeções confirmados são do Conhecimento da IC - Custo Estratégico e Modelo de Preço. O Modelo Estratégico de Custo e Preço não é apenas um roteiro específico da empresa de tecnologias de lógica e memória até meados do final da década de 2020, mas também um modelo de custo e preço que produz projeções detalhadas de custos, bem como requisitos de material e equipamento.

Os leitores interessados podem ver mais detalhes sobre o Modelo Estratégico de Custo e Preço aqui .

Conclusão

A TSMC assumiu a liderança de densidade do processo este ano com seu processo de 5 nm. Dependendo do tempo exato do processo de 7nm da Intel em comparação ao TSMC de 3nm, a Intel pode recuperar brevemente um lead de densidade de processo, mas o TSMC os passará rapidamente com seu processo de 3nm com mais de 300 milhões de transistores por milímetro quadrado!

Spoiler

O TSMC é super agressivo, portanto, na melhor das hipóteses, a Intel pode, em 4-5 anos, alcançar o TSMC, mas duvido que em um futuro próximo a Intel o leve.

A AMD está super sólida no momento e no futuro próximo eles não terão com que se preocupar.

Diferentes tipos de agressividade. A Intel foi agressiva ao apresentar novas técnicas. O TSMC é agressivo ao reduzir para nós menores. O TSMC é realmente muito conservador na adoção de novas técnicas e não adotará novas técnicas se sentir que não é maduro o suficiente e tem o potencial de atrasar a rampa dos nós da próxima geração. Como exemplo, saltando para 7nm DUV e adotando 7nm EUV posteriormente. Eles também aderem à Finfet por 3nm, esperando que Gaafet amadureça antes de adotá-la. Portanto, a TSMC está disposta a tomar medidas menores apenas para seguir em frente, enquanto a Intel está tomando medidas cada vez maiores para manter seu ritmo.

Spoiler

Podemos ir sub nanômetros. O número do nó é apenas marketing. 7nm está acima de 30nm e 5nm está acima de 20nm. Depois, há o CFET, que na verdade é um dispositivo de dois transistores, um tipo P e um pilha tipo N um sobre o outro.

Spoiler

Atualmente, os nomes de nós são apenas nomes de marketing.

Spoiler

 

[StayHeavy]

Meu monitor não tem Gsync.. tenho ele ja tem uns 8 anos.. é full HD IPS da LG haha. O que vc falou de ativar no controle da nvidia, adianta fazer isso com monitor comum? ou só se fosse o caso de monitor Gsync?

Acho que pra monitor comum também serve.

 

[Luisinho049]

Acho que pra monitor comum também serve.

Blz, vou testar dps! Uma outra coisa off topic, dps que desinstalei o epic games laucher do PC, toda vez que o windows inicia aparece a mensagem de multiple cashes detected do epic games laucher.. sabeberia me dizer como resolver isso?

 

[StayHeavy]

Blz, vou testar dps! Uma outra coisa off topic, dps que desinstalei o epic games laucher do PC, toda vez que o windows inicia aparece a mensagem de multiple cashes detected do epic games laucher.. sabeberia me dizer como resolver isso?

Vixe, sei não hein. Talvez tenha ficado algo da Epic nos registros.
Tenta passar um Ccleaner.

 

[Morello]

Blz, vou testar dps! Uma outra coisa off topic, dps que desinstalei o epic games laucher do PC, toda vez que o windows inicia aparece a mensagem de multiple cashes detected do epic games laucher.. sabeberia me dizer como resolver isso?

Tenta remover com o Revo Uninstaller.