Vou ver se consigo baixar mais um pouco, essa minha Bios da Gigabyte é toda bugada ela parece que não respeita os valores colocados no LLC. Mas vou tentar baixar mais um pouco o Vcore.
[TÓPICO DEDICADO] AMD Ryzen Socket AM4 - Zen, Zen+, Zen 2 & Zen 3
- Iniciador de Tópicos DemonbrsX
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Vou ver se consigo baixar mais um pouco, essa minha Bios da Gigabyte é toda bugada ela parece que não respeita os valores colocados no LLC. Mas vou tentar baixar mais um pouco o Vcore.
Antes de fazer isso eu ainda tentaria um 3600...pode ser impressão minha só, mas percebo menos gente reclamando de dor de cabeça com eles do que com os 3700X. E os últimos parecem estar bem refinados e pegando 4.3~4.4 sem muito problema.
Bios Tomahawk Max saiu do beta.
Até onde eu saiba os CPU's são feitos para trabalhar em stock + boost, undervolt e overclock é um plus que se pode fazer por conta em risco. Esses Ryzen 3000 acho mais vantagem deixar tudo stock. Se por acaso ocorrer degradação e não alcançar os 4.2 do boost é só acionar o RMA e a AMD que se vire.
OBS: Não sou contra fazer undervolt e overclock, só estou falando minha opnião. Achei alguns casos de degradação na internet, mas tudo ocorrendo devido ao vcore fixo. Com o processador em stock também está ocorrendo degradação?
A impressão que tenho é que as CPUs com maior circulação recebem lotes novos (e menos bugados) mais rápido.
Meu 3950X é de Dezembro/2019 (1 mês após lançamento), e não atoa possui números medianos pra ruins. Ele foi comprado em Fevereiro desse ano.
CPUs AMD Ryzen 4000 "Vermeer" devem chegar ao mercado antes de novembro [RUMOR]
Novo relatório indica que os CPUs estão na etapa B0 e já podem começar a fabricação em massa
adrenaline.com.br
Placas B550 para suportar CPUs Ryzen de 1ª, 2ª, 3ª e 4ª geração, além de APUs Raven, Picasso e Renoir
www.hardwaretimes.com
Após o desastre do B450 , os parceiros do conselho da AMD garantem um plano de contingência no futuro, no caso de uma reação semelhante da comunidade. Muitos fornecedores de placas-mãe estão embalando as placas B550 mais recentes com dois arquivos ROM de 32 MB, não um, permitindo que eles suportem toda a família Ryzen, desde a 1ª geração até as próximas peças da 4ª geração Ryzen Vermeer.
Até agora, a ASRock e a ASUS são dois fornecedores que parecem ter incluído suporte para todas as CPUs e APUs Ryzen em suas placas-mãe B550. Isso deixa MSI e Gigabyte como as variáveis desconhecidas. Considerando que os parceiros do conselho sempre procuram se antecipar à concorrência, é muito provável que eles façam o mesmo:
O chipset B550 é o sucessor do orçamento da série B450, que alimentou algumas das placas mais populares nos últimos dois anos. Embora as placas mais recentes não sejam tão baratas quanto as últimas, isso deve mudar com o tempo. Também é esperado que a AMD lance um chipset A520 com orçamento limitado que também apoiará os CPUs Ryzen 4000 juntamente com o Renoir AM4. No entanto, diferentemente das placas B550, elas não terão suporte para PCIe 4.0 e overclock.
A principal diferença entre o chipset B550 e X570 é que, enquanto o último suporta o PCIe 4.0 em um nível nativo em todas as faixas, o primeiro o suporta via CPU. Somente as portas PCIe x16 e NVMe suportam o padrão 4.0. As pistas de uso geral ainda estão limitadas ao PCIe 3.0 no caso do chipset B550.
Novo relatório indica que os CPUs estão na etapa B0 e já podem começar a fabricação em massa
CPUs AMD Ryzen 4000 "Vermeer" devem chegar ao mercado antes de novembro [RUMOR]
Segundo informações divulgadas pelo site Igor's Lab, as CPUs AMD Vermeer estão com o seu lançamento próximo. O site diz que as CPUs estão agora na etapa
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Placas B550 para suportar CPUs Ryzen de 1ª, 2ª, 3ª e 4ª geração, além de APUs Raven, Picasso e Renoir
B550 Boards to Support 1st, 2nd, 3rd & 4th Gen Ryzen CPUs Plus Raven, Picasso & Renoir APUs as Well | Hardware Times
Update: Latest leaks indicate that MSI will be doing the same. Images surfaces show MSI B550 boards running Picasso, Raven and Summit Ridge chips: After the B450 debacle, AMD board partners are making sure that they have a contingency plan in the future in case of a similar community backlash...
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Após o desastre do B450 , os parceiros do conselho da AMD garantem um plano de contingência no futuro, no caso de uma reação semelhante da comunidade. Muitos fornecedores de placas-mãe estão embalando as placas B550 mais recentes com dois arquivos ROM de 32 MB, não um, permitindo que eles suportem toda a família Ryzen, desde a 1ª geração até as próximas peças da 4ª geração Ryzen Vermeer.
Até agora, a ASRock e a ASUS são dois fornecedores que parecem ter incluído suporte para todas as CPUs e APUs Ryzen em suas placas-mãe B550. Isso deixa MSI e Gigabyte como as variáveis desconhecidas. Considerando que os parceiros do conselho sempre procuram se antecipar à concorrência, é muito provável que eles façam o mesmo:
O chipset B550 é o sucessor do orçamento da série B450, que alimentou algumas das placas mais populares nos últimos dois anos. Embora as placas mais recentes não sejam tão baratas quanto as últimas, isso deve mudar com o tempo. Também é esperado que a AMD lance um chipset A520 com orçamento limitado que também apoiará os CPUs Ryzen 4000 juntamente com o Renoir AM4. No entanto, diferentemente das placas B550, elas não terão suporte para PCIe 4.0 e overclock.
A principal diferença entre o chipset B550 e X570 é que, enquanto o último suporta o PCIe 4.0 em um nível nativo em todas as faixas, o primeiro o suporta via CPU. Somente as portas PCIe x16 e NVMe suportam o padrão 4.0. As pistas de uso geral ainda estão limitadas ao PCIe 3.0 no caso do chipset B550.
Exatamente. Qualquer tipo de alteração de clock está sujeita a sorte da peça aguentar ou não.
A AMD conseguiu lançar vários produtos liberados para OC, o que para a minha opinião foi desespero para entrar no mercado, pois logo aparece gente pegando processador tal, com placa-mãe mediana (isto se esta placa nem for nativamente compatível com o CPU) e pensando que vai fazer milagres ao realizar OC, se decepcionando com os eventuais erros e problemas.
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Então aquela tabela no próprio site da AMD não contará? https://www.amd.com/pt/chipsets/b550
Fora que haverá modelos com suporte apenas para a série 3000 e posteriores e outros com suporte total de range? Isto só vai atrapalhar o consumidor ao decidir o que realmente vai precisar comprar. Entendo o esforço de atender a promessa que a AMD fez sobre o suporte, mas convenhamos que está muito mal planejado na prática.
Última edição:
Isso é concorrência
A fabricante com suporte somente para a terceira geração e adiante, vai ficar para trás
As CPUs da AMD sempre vieram desbloqueadas para OC, salvo uma aqui e ali. Até as APU, do Kaveri até Bristol Ridge, eram desbloqueadas.
Que os processadores sejam torrados, aparentemente a moderação acha que contradizer alguém que não está tirando dúvidas mas sim espalhando desinformação tem que ter o post deletado pq eu não estou tirando dúvidas de alguém que não teve uma dúvida, tá serto moderação, deixa a galera falar no fórum que 1.4v tá safe pra Ryzen 3000, da nada não.
Provavelmente alguém reportou seu post.
Se de fato existe esse problema "generalizado" de CPUs Zen 2 se degradando, o problema é da AMD, que mandou pro mercado um processador com baixa vida útil. Se uma tensão acima de 1.3V for alta para um Zen 2, o problema continuaria sendo da AMD, pois ela estaria permitindo que os processadores passem até de 1.4V em certas situações e isso em STOCK. Não é obrigação do usuário ficar fazendo undervolt e benchmark pra testar o processador e garantir que ele dure o mínimo esperado só porque a empresa lançou algo "rushado" no mercado.
uma coisa é o vcore acima de 1.3v num jogo, outra coisa é um vcore acima de 1.3v num prime95 AVX da vida. Roda um cinebench e prime95 ae e repara em quanto o vcore vai descer. Agora imagina um over fixo com 1,4v que independente da aplicação ele não vai descer, é aí que mora o problema.
Vocês estão achando isso ruim essa degradação no 7nm ?
Imagina com o 5nm em diante
Ninguém vai escapar desse problema, seja a NVIDIA, INTEL ou a AMD
Problemas de envelhecimento em 5nm e abaixo
semiengineering.com
O envelhecimento dos semicondutores passou de um problema de fundição para um problema do usuário. Quando chegamos a 5 nm e abaixo, as metodologias sem vetor se tornam muito imprecisas.
Os mecanismos que causam o envelhecimento em semicondutores são conhecidos há muito tempo, mas o conceito não preocupava a maioria das pessoas porque o tempo de vida útil esperado das peças era muito mais longo do que a implantação pretendida em campo. Em um curto período de tempo, tudo isso mudou.
À medida que as geometrias dos dispositivos se tornam menores, o problema se torna mais significativo. Com 5 nm, torna-se uma parte essencial do fluxo de desenvolvimento, com ferramentas e fluxos evoluindo rapidamente à medida que novos problemas são descobertos, compreendidos e modelados.
"Vimos que ela passou de uma tecnologia boutique, usada por grupos de design específicos, para algo que é muito mais uma parte regular do processo de assinatura", diz Art Schaldenbrand, gerente de produtos sênior da Cadence . “À medida que entramos nesses nós mais avançados, o número de problemas com os quais você precisa lidar aumenta. Com meio mícron, você pode ter que se preocupar apenas com a injeção de portador quente (HCI) se estiver fazendo algo como um chip de energia. À medida que você desce abaixo de 180 nm, você começa a ver coisas como instabilidade de temperatura de polarização negativa (NBTI). Mais abaixo, você entra em outros fenômenos, como o auto-aquecimento, que se torna um problema significativo de confiabilidade. ”
As formas de lidar com isso no passado não são mais viáveis. "Até recentemente, os designers lidavam de maneira muito conservadora com o problema do envelhecimento por excesso de design, deixando muita margem sobre a mesa", diz Ahmed Ramadan, gerente sênior de engenharia de produtos da Mentor, uma empresa da Siemens . “No entanto, embora levar os projetos ao limite não seja apenas necessário para obter vantagem competitiva, também é necessário para atender aos novos requisitos de aplicações, devido aos benefícios reduzidos da escala do transistor. Tudo isso exige a necessidade de uma análise precisa do envelhecimento. ”
Enquanto novos fenômenos estão sendo descobertos, os antigos continuam a piorar. “Os fatores determinantes do envelhecimento, como temperatura e estresse elétrico, não mudaram realmente”, diz André Lange, gerente de grupo de qualidade e confiabilidade da Divisão de Engenharia de Sistemas Adaptativos da Fraunhofer IIS . “No entanto, dispositivos ativos densamente compactados com margens mínimas de segurança são necessários para atender aos requisitos avançados de funcionalidade. Isso os torna mais suscetíveis a problemas de confiabilidade causados pelo autoaquecimento e pelo aumento da força do campo. Considerando as técnicas avançadas de empacotamento com integração 2.5D e 3D, os drivers para problemas de confiabilidade, especialmente temperatura, ganharão importância. ”
Fatores contribuintes
O maior fator é o calor. “Clocks mais altos tendem a produzir temperaturas mais altas e a temperatura é a maior causa de morte”, diz Rita Horner, gerente sênior de marketing de produtos para 3D-IC da Synopsys . “A temperatura exacerba a migração de elétrons. A vida esperada pode mudar exponencialmente de um pequeno delta de temperatura. ”
Isso se tornou uma preocupação muito maior com os finFETs . "Em um processo CMOS plano, o calor pode escapar através da maior parte do dispositivo para o substrato com bastante facilidade", diz Schaldenbrand, da Cadence. "Mas quando você coloca o transistor de lado e o enrola em um cobertor, que é efetivamente como o óxido e o portão atuam, o canal experimenta um aumento de temperatura maior, de modo que o estresse que um dispositivo está enfrentando aumenta significativamente".
Uma quantidade crescente de eletrônicos está sendo implantada em ambientes hostis. "Os chips semicondutores que operam em condições extremas, como automotivo (150 ° C) ou alta altitude (servidores de dados na Cidade do México) têm o maior risco de confiabilidade e restrições relacionadas ao envelhecimento", diz Milind Weling, vice-presidente sênior de programas e operações na Intermolecular. “ Os projetos 2.5D e 3D podem observar um estresse mecânico adicional nos chips de silicone subjacentes, e isso pode induzir o envelhecimento do estresse mecânico adicional.”
Os atributos dos dispositivos pioram progressivamente. “Com o tempo, a tensão limite de um dispositivo diminui, o que significa que leva mais tempo para ligá-lo”, diz Haran Thanikasalam, engenheiro sênior de aplicativos para AMS da Synopsys. “Uma razão para isso é a instabilidade de viés negativa. Porém, à medida que os dispositivos diminuem, o dimensionamento da tensão tem sido mais lento que o dimensionamento da geometria. Hoje, estamos atingindo os limites da física. Os dispositivos estão operando em torno de 0,6 a 0,7 volts a 3 nm, em comparação com 1,2 V a 40 nm ou 28 nm. Por esse motivo, os campos elétricos aumentaram. Um grande campo elétrico em uma área minúscula do dispositivo pode causar danos graves. ”
Isso é novo. "A maneira como capturamos esse fenômeno é algo chamado de ruptura dielétrica dependente do tempo (TTDB)", diz Schaldenbrand. "Você está vendo como essa densidade de campo causa a quebra dos dispositivos e certificando-se de que os dispositivos não estão com muita densidade de campo".
A outra causa primária do envelhecimento é a eletromigração (EM). “Se você executar uma simulação de confiabilidade, como simulação de queda EM ou IR, não apenas os dispositivos se degradam, mas também a eletromigração nas interconexões”, acrescenta Thanikasalam. "Você precisa considerar não apenas os dispositivos, mas também as interconexões entre os dispositivos."
Analógico e digital
Quando se trata de envelhecimento, o digital é um subconjunto de analógico. "No digital, você está mais preocupado com a unidade, porque isso altera os atrasos de ascensão e queda", diz Schaldenbrand. “Isso cobre uma variedade de pecados. Mas o analógico é muito mais sutil e o ganho é algo com que você se preocupa. Só o fato de saber que o Vt mudou tanto não vai lhe dizer quanto o seu ganho será degradado. Essa é apenas uma parte da equação. ”
Fig 1 : Falha dos componentes analógicos ao longo do tempo. Fonte: Synopsys
O envelhecimento pode ser mascarado em formato digital. "Dependendo da aplicação, um sistema pode apenas se degradar ou pode falhar com a mesma quantidade de envelhecimento", diz o Ramadan da Mentor. “Por exemplo, a degradação do microprocessador pode levar a um desempenho mais baixo, necessitando de uma desaceleração, mas não de falhas necessárias. Em aplicativos de IA de missão crítica, como o ADAS, uma degradação do sensor pode levar diretamente a falhas de AI e, consequentemente, a falhas no sistema. ”
Essa noção mais simples de degradação para o digital muitas vezes pode ser ocultada. "Muito disso é capturado no nível de caracterização da célula", acrescenta Schaldenbrand. “Portanto, o projetista do sistema não se preocupa muito com isso. Se ele administra as bibliotecas certas, o problema é coberto por ele. ”
Ciclo de trabalho
Para obter uma imagem precisa do envelhecimento, é necessário considerar a atividade no design, mas geralmente isso não ocorre da maneira esperada. "A estabilidade negativa da temperatura de viés (NBTS) está afetando alguns dispositivos", diz Horner da Synopsys. “Mas os dispositivos não precisam estar funcionando ativamente. O envelhecimento pode estar acontecendo enquanto o dispositivo está desligado. ”
No passado, a análise era feita sem simulação. "Você só pode obter uma certa quantidade de dados de confiabilidade fazendo análises estáticas e independentes de vetores", diz Thanikasalam da Synopsys. “Essa análise não se importa com os estímulos que você dá ao seu sistema. Ele tem uma visão mais ampla e identifica onde os problemas estão acontecendo sem simular o design. Mas isso está provando ser uma maneira muito imprecisa de fazer as coisas, especialmente em nós menores, porque tudo depende da atividade. ”
Isso pode ser problemático para blocos de IP. "O problema é que, se alguém está criando seu próprio chip, seu próprio software em seu próprio dispositivo, ele tem todas as informações de que precisa, até o nível do transistor, qual é esse ciclo de trabalho", diz Kurt Shuler, vice-presidente de marketing na Arteris IP . “Mas se você estiver criando um chip para o qual outras pessoas criarão software, ou se você estiver fornecendo um SDK inteiro e ele o estiver modificando, não saberá realmente. Esses fornecedores de chips precisam fornecer a seus clientes alguns meios para fazer essa análise. ”
Para algumas partes do projeto, os ciclos de serviço podem ser estimados. "Você nunca deseja encontrar um problema no nível do bloco no nível do sistema", diz Schaldenbrand. “As pessoas podem fazer a análise no nível do bloco, e é bastante barato fazer lá. Para um bloco analógico, como um ADC ou um SerDes ou um PLL, você tem uma boa idéia de qual será sua operação no sistema. Você sabe que tipo de estresse ele experimentará. Isso não é verdade para um grande design digital, onde você pode ter vários modos de operação. Isso mudará muito a atividade digital. ”
Esta é a razão fundamental pela qual ele se transformou em um problema do usuário. “Isso coloca o ônus no usuário para garantir que você escolha estímulos que ativem as partes do design que você acha que serão mais vulneráveis ao envelhecimento e à eletromigração, e você deve fazer isso sozinho”, diz Thanikasalam. “Isso criou um grande sinal de alerta entre os usuários finais, porque as fundições não serão capazes de fornecer estímulos. Eles não têm idéia do que seu design faz. ”
Monitoramento e teste
As abordagens do setor estão mudando em vários níveis. “Para avaliar adequadamente o envelhecimento em um chip, os fabricantes confiaram em uma função chamada teste de queima, onde o wafer é cozida para envelhecê-la artificialmente, após a qual pode ser testada quanto à confiabilidade”, diz Syed Alam, líder global de semicondutores da Accenture . "O calor é o principal fator para o envelhecimento em chips, com o uso por um segundo próximo, especialmente para flash, pois há tantas rescrições disponíveis em uma unidade".
E ainda é uma técnica na qual muitos confiam. "O AEC-Q100, um padrão importante para a eletrônica automotiva, contém vários testes que não revelam informações verdadeiras sobre a confiabilidade", diz Lange, da Fraunhofer. “Por exemplo, em testes de vida operacional em alta temperatura (HTOL), dispositivos 3 × 77 precisam ser estressados por 1000 horas com testes funcionais antes e depois do estresse. Mesmo quando todos os dispositivos passam, você não pode dizer se eles falharão após 1001 horas ou se durarão 10 vezes mais. Esta informação só pode ser obtida por testes prolongados ou simulações. ”
Uma alternativa emergente é incorporar sensores antigos no chip. “Existem sensores, que geralmente contêm um loop de tempo, e eles avisam quando leva mais tempo para os elétrons contornarem um loop”, diz Shuler da Arteris IP. “Existe também um conceito chamado células canárias, onde essas células são destinadas a morrer prematuramente em comparação com um transistor padrão. Isso pode lhe dizer que o envelhecimento está impactando o chip. O que você está tentando fazer é obter informações preditivas de que o chip vai morrer. Em alguns casos, eles estão pegando as informações desses sensores, tirando o chip, jogando-o em um grande banco de dados e executando algoritmos de IA para tentar realizar um trabalho preditivo. ”
Problemas adicionais em 3D
Muitos dos mesmos problemas existem nos projetos 2D, 2.5D e 3D, exceto que os problemas térmicos podem se tornar mais amplificados em algumas arquiteturas. Mas também pode haver um monte de novos problemas que ainda não foram totalmente compreendidos. “Quando você empilha dispositivos um sobre o outro, é necessário triturá-los para afiná-los”, diz Horner. “O estresse na die mais fina pode ser uma preocupação, e isso precisa ser entendido, estudado e tratado em termos de análise. Além disso, vários tipos de silício envelhecem de maneira diferente. Você está falando de um ambiente heterogêneo no qual está potencialmente empilhando DRAM, que tende a ser mais uma tecnologia específica - ou CPUs e GPUs, que podem utilizar nós de processos de tecnologia diferentes. Você pode ter diferentes tipos de TSVs ou inchaços que foram usados neste silício em particular. Como eles interagem entre si?
Essas interfaces são uma preocupação. "Há um estresse no molde e isso altera as características do dispositivo", diz Schaldenbrand. “Mas se dies diferentes esquentarem para temperaturas diferentes, os locais onde eles fazem interface terão muito estresse mecânico. Esse é um grande problema, e a interconexão do sistema será um grande desafio no futuro. ”
Modelos e análises
Tudo começa com as fundições. "Os TSMCs e os Samsungs do mundo precisam começar a fornecer essas informações", diz Shuler. "À medida que você atinge 5 nm e abaixo, mesmo 7 nm, há muita variabilidade nesses processos e isso piora tudo".
"As fundições se preocuparam com isso porque perceberam que os dispositivos sujeitos a campos elétricos mais altos estavam se degradando muito mais rápido do que antes", diz Thanikasalam. “Eles começaram a usar a solução de análise e confiabilidade MOS (MOSRA), que se aplica à parte antiga do dispositivo. Recentemente, vemos essa mudança em direção aos clientes finais que estão começando a usar os modelos de envelhecimento. Alguns clientes farão uma execução simples usando modelos degradados, de modo que a simulação represente a degradação da tensão limite. ”
Os chips de alto volume precisarão de análises muito mais extensas. “Para produção em grande volume, as simulações de PVT múltiplo estão se tornando uma maneira inútil de verificar isso”, acrescenta Thanikasalam. Todo mundo tem que rodar Monte Carlo nesse nível. A simulação de Monte Carlo com os modelos de variação é a chave em 5 nm e abaixo. ”
São necessários mais modelos. "Existem mais modelos sendo criados e otimizados", diz Horner. “Em termos de empilhamento 3D, temos conhecimento da preocupação com eletromigração, infravermelho, energia térmica e energia. Essas são as principais coisas que são entendidas e modeladas. Para os aspectos mecânicos - mesmo os materiais que colocamos entre as camadas e seus efeitos em termos de calor, e também as estruturas de estabilidade - enquanto existem modelos por aí, eles não são tão aprimorados porque ainda não vimos o suficiente deles . ”
Schaldenbrand concorda. “Estamos constantemente trabalhando nos modelos e atualizando-os, adicionando novos fenômenos à medida que as pessoas se conscientizam deles. Foram necessárias muitas alterações para se preparar para os nós avançados. Para o dispositivo nominal, podemos descrever muito bem o envelhecimento, mas a interação entre a variação do processo e seu efeito na confiabilidade ainda é um tópico de pesquisa. Esse é um assunto muito desafiador. ”
Com os finFETs, toda a metodologia mudou. “As regras se tornaram tão complicadas que você precisa de uma ferramenta que possa realmente interpretá-las, aplicá-las e nos dizer onde pode haver problemas daqui a dois, três anos”, diz Thanikasalam. "Os FinFETs podem ser dispositivos com vários limiares; portanto, quando você tem toda a gama de voltagem de limiar sendo usada em um único IP, temos muitos problemas porque cada dispositivo segue em uma direção diferente".
Conclusão
Ainda assim, estão sendo feitos progressos. “Recentemente, vimos muitas fundições, IDMs, fábricas e empresas de IP correndo para encontrar uma solução”, diz Ramadan. “Eles cobrem uma ampla gama de aplicativos e processos de tecnologia. Enquanto um modelo padrão de envelhecimento pode ser útil como ponto de partida para novos players, novas personalizações são esperadas, dependendo do aplicativo de destino e do processo de tecnologia. A Coalizão de Modelagem Compacta (CMC), sob a Iniciativa de Integração de Silício (Si2), atualmente está trabalhando no desenvolvimento de um modelo de envelhecimento padrão para ajudar a indústria. Em 2018, o CMC lançou a primeira Open Model Interface (OMI) padrão que permite a simulação de envelhecimento para diferentes simuladores de circuitos usando a interface OMI padrão unificada. ”
Essa é uma peça importante, mas ainda há um longo caminho pela frente. “As atividades de padronização no CMC começaram a resolver alguns desses problemas”, diz Lange. "Mas há muito trabalho pela frente em termos de complexidade do modelo, esforço de caracterização, cenário de aplicativos e suporte a ferramentas".
@user101 @dayllann
Imagina com o 5nm em diante
Ninguém vai escapar desse problema, seja a NVIDIA, INTEL ou a AMD
Problemas de envelhecimento em 5nm e abaixo
Aging Problems At 5nm And Below
Semiconductor aging has moved from being a foundry issue to a user problem. As we get to 5nm and below, vectorless methodologies become too inaccurate.
semiengineering.com
O envelhecimento dos semicondutores passou de um problema de fundição para um problema do usuário. Quando chegamos a 5 nm e abaixo, as metodologias sem vetor se tornam muito imprecisas.
Os mecanismos que causam o envelhecimento em semicondutores são conhecidos há muito tempo, mas o conceito não preocupava a maioria das pessoas porque o tempo de vida útil esperado das peças era muito mais longo do que a implantação pretendida em campo. Em um curto período de tempo, tudo isso mudou.
À medida que as geometrias dos dispositivos se tornam menores, o problema se torna mais significativo. Com 5 nm, torna-se uma parte essencial do fluxo de desenvolvimento, com ferramentas e fluxos evoluindo rapidamente à medida que novos problemas são descobertos, compreendidos e modelados.
"Vimos que ela passou de uma tecnologia boutique, usada por grupos de design específicos, para algo que é muito mais uma parte regular do processo de assinatura", diz Art Schaldenbrand, gerente de produtos sênior da Cadence . “À medida que entramos nesses nós mais avançados, o número de problemas com os quais você precisa lidar aumenta. Com meio mícron, você pode ter que se preocupar apenas com a injeção de portador quente (HCI) se estiver fazendo algo como um chip de energia. À medida que você desce abaixo de 180 nm, você começa a ver coisas como instabilidade de temperatura de polarização negativa (NBTI). Mais abaixo, você entra em outros fenômenos, como o auto-aquecimento, que se torna um problema significativo de confiabilidade. ”
As formas de lidar com isso no passado não são mais viáveis. "Até recentemente, os designers lidavam de maneira muito conservadora com o problema do envelhecimento por excesso de design, deixando muita margem sobre a mesa", diz Ahmed Ramadan, gerente sênior de engenharia de produtos da Mentor, uma empresa da Siemens . “No entanto, embora levar os projetos ao limite não seja apenas necessário para obter vantagem competitiva, também é necessário para atender aos novos requisitos de aplicações, devido aos benefícios reduzidos da escala do transistor. Tudo isso exige a necessidade de uma análise precisa do envelhecimento. ”
Enquanto novos fenômenos estão sendo descobertos, os antigos continuam a piorar. “Os fatores determinantes do envelhecimento, como temperatura e estresse elétrico, não mudaram realmente”, diz André Lange, gerente de grupo de qualidade e confiabilidade da Divisão de Engenharia de Sistemas Adaptativos da Fraunhofer IIS . “No entanto, dispositivos ativos densamente compactados com margens mínimas de segurança são necessários para atender aos requisitos avançados de funcionalidade. Isso os torna mais suscetíveis a problemas de confiabilidade causados pelo autoaquecimento e pelo aumento da força do campo. Considerando as técnicas avançadas de empacotamento com integração 2.5D e 3D, os drivers para problemas de confiabilidade, especialmente temperatura, ganharão importância. ”
Fatores contribuintes
O maior fator é o calor. “Clocks mais altos tendem a produzir temperaturas mais altas e a temperatura é a maior causa de morte”, diz Rita Horner, gerente sênior de marketing de produtos para 3D-IC da Synopsys . “A temperatura exacerba a migração de elétrons. A vida esperada pode mudar exponencialmente de um pequeno delta de temperatura. ”
Isso se tornou uma preocupação muito maior com os finFETs . "Em um processo CMOS plano, o calor pode escapar através da maior parte do dispositivo para o substrato com bastante facilidade", diz Schaldenbrand, da Cadence. "Mas quando você coloca o transistor de lado e o enrola em um cobertor, que é efetivamente como o óxido e o portão atuam, o canal experimenta um aumento de temperatura maior, de modo que o estresse que um dispositivo está enfrentando aumenta significativamente".
Uma quantidade crescente de eletrônicos está sendo implantada em ambientes hostis. "Os chips semicondutores que operam em condições extremas, como automotivo (150 ° C) ou alta altitude (servidores de dados na Cidade do México) têm o maior risco de confiabilidade e restrições relacionadas ao envelhecimento", diz Milind Weling, vice-presidente sênior de programas e operações na Intermolecular. “ Os projetos 2.5D e 3D podem observar um estresse mecânico adicional nos chips de silicone subjacentes, e isso pode induzir o envelhecimento do estresse mecânico adicional.”
Os atributos dos dispositivos pioram progressivamente. “Com o tempo, a tensão limite de um dispositivo diminui, o que significa que leva mais tempo para ligá-lo”, diz Haran Thanikasalam, engenheiro sênior de aplicativos para AMS da Synopsys. “Uma razão para isso é a instabilidade de viés negativa. Porém, à medida que os dispositivos diminuem, o dimensionamento da tensão tem sido mais lento que o dimensionamento da geometria. Hoje, estamos atingindo os limites da física. Os dispositivos estão operando em torno de 0,6 a 0,7 volts a 3 nm, em comparação com 1,2 V a 40 nm ou 28 nm. Por esse motivo, os campos elétricos aumentaram. Um grande campo elétrico em uma área minúscula do dispositivo pode causar danos graves. ”
Isso é novo. "A maneira como capturamos esse fenômeno é algo chamado de ruptura dielétrica dependente do tempo (TTDB)", diz Schaldenbrand. "Você está vendo como essa densidade de campo causa a quebra dos dispositivos e certificando-se de que os dispositivos não estão com muita densidade de campo".
A outra causa primária do envelhecimento é a eletromigração (EM). “Se você executar uma simulação de confiabilidade, como simulação de queda EM ou IR, não apenas os dispositivos se degradam, mas também a eletromigração nas interconexões”, acrescenta Thanikasalam. "Você precisa considerar não apenas os dispositivos, mas também as interconexões entre os dispositivos."
Analógico e digital
Quando se trata de envelhecimento, o digital é um subconjunto de analógico. "No digital, você está mais preocupado com a unidade, porque isso altera os atrasos de ascensão e queda", diz Schaldenbrand. “Isso cobre uma variedade de pecados. Mas o analógico é muito mais sutil e o ganho é algo com que você se preocupa. Só o fato de saber que o Vt mudou tanto não vai lhe dizer quanto o seu ganho será degradado. Essa é apenas uma parte da equação. ”
Fig 1 : Falha dos componentes analógicos ao longo do tempo. Fonte: Synopsys
O envelhecimento pode ser mascarado em formato digital. "Dependendo da aplicação, um sistema pode apenas se degradar ou pode falhar com a mesma quantidade de envelhecimento", diz o Ramadan da Mentor. “Por exemplo, a degradação do microprocessador pode levar a um desempenho mais baixo, necessitando de uma desaceleração, mas não de falhas necessárias. Em aplicativos de IA de missão crítica, como o ADAS, uma degradação do sensor pode levar diretamente a falhas de AI e, consequentemente, a falhas no sistema. ”
Essa noção mais simples de degradação para o digital muitas vezes pode ser ocultada. "Muito disso é capturado no nível de caracterização da célula", acrescenta Schaldenbrand. “Portanto, o projetista do sistema não se preocupa muito com isso. Se ele administra as bibliotecas certas, o problema é coberto por ele. ”
Ciclo de trabalho
Para obter uma imagem precisa do envelhecimento, é necessário considerar a atividade no design, mas geralmente isso não ocorre da maneira esperada. "A estabilidade negativa da temperatura de viés (NBTS) está afetando alguns dispositivos", diz Horner da Synopsys. “Mas os dispositivos não precisam estar funcionando ativamente. O envelhecimento pode estar acontecendo enquanto o dispositivo está desligado. ”
No passado, a análise era feita sem simulação. "Você só pode obter uma certa quantidade de dados de confiabilidade fazendo análises estáticas e independentes de vetores", diz Thanikasalam da Synopsys. “Essa análise não se importa com os estímulos que você dá ao seu sistema. Ele tem uma visão mais ampla e identifica onde os problemas estão acontecendo sem simular o design. Mas isso está provando ser uma maneira muito imprecisa de fazer as coisas, especialmente em nós menores, porque tudo depende da atividade. ”
Isso pode ser problemático para blocos de IP. "O problema é que, se alguém está criando seu próprio chip, seu próprio software em seu próprio dispositivo, ele tem todas as informações de que precisa, até o nível do transistor, qual é esse ciclo de trabalho", diz Kurt Shuler, vice-presidente de marketing na Arteris IP . “Mas se você estiver criando um chip para o qual outras pessoas criarão software, ou se você estiver fornecendo um SDK inteiro e ele o estiver modificando, não saberá realmente. Esses fornecedores de chips precisam fornecer a seus clientes alguns meios para fazer essa análise. ”
Para algumas partes do projeto, os ciclos de serviço podem ser estimados. "Você nunca deseja encontrar um problema no nível do bloco no nível do sistema", diz Schaldenbrand. “As pessoas podem fazer a análise no nível do bloco, e é bastante barato fazer lá. Para um bloco analógico, como um ADC ou um SerDes ou um PLL, você tem uma boa idéia de qual será sua operação no sistema. Você sabe que tipo de estresse ele experimentará. Isso não é verdade para um grande design digital, onde você pode ter vários modos de operação. Isso mudará muito a atividade digital. ”
Esta é a razão fundamental pela qual ele se transformou em um problema do usuário. “Isso coloca o ônus no usuário para garantir que você escolha estímulos que ativem as partes do design que você acha que serão mais vulneráveis ao envelhecimento e à eletromigração, e você deve fazer isso sozinho”, diz Thanikasalam. “Isso criou um grande sinal de alerta entre os usuários finais, porque as fundições não serão capazes de fornecer estímulos. Eles não têm idéia do que seu design faz. ”
Monitoramento e teste
As abordagens do setor estão mudando em vários níveis. “Para avaliar adequadamente o envelhecimento em um chip, os fabricantes confiaram em uma função chamada teste de queima, onde o wafer é cozida para envelhecê-la artificialmente, após a qual pode ser testada quanto à confiabilidade”, diz Syed Alam, líder global de semicondutores da Accenture . "O calor é o principal fator para o envelhecimento em chips, com o uso por um segundo próximo, especialmente para flash, pois há tantas rescrições disponíveis em uma unidade".
E ainda é uma técnica na qual muitos confiam. "O AEC-Q100, um padrão importante para a eletrônica automotiva, contém vários testes que não revelam informações verdadeiras sobre a confiabilidade", diz Lange, da Fraunhofer. “Por exemplo, em testes de vida operacional em alta temperatura (HTOL), dispositivos 3 × 77 precisam ser estressados por 1000 horas com testes funcionais antes e depois do estresse. Mesmo quando todos os dispositivos passam, você não pode dizer se eles falharão após 1001 horas ou se durarão 10 vezes mais. Esta informação só pode ser obtida por testes prolongados ou simulações. ”
Uma alternativa emergente é incorporar sensores antigos no chip. “Existem sensores, que geralmente contêm um loop de tempo, e eles avisam quando leva mais tempo para os elétrons contornarem um loop”, diz Shuler da Arteris IP. “Existe também um conceito chamado células canárias, onde essas células são destinadas a morrer prematuramente em comparação com um transistor padrão. Isso pode lhe dizer que o envelhecimento está impactando o chip. O que você está tentando fazer é obter informações preditivas de que o chip vai morrer. Em alguns casos, eles estão pegando as informações desses sensores, tirando o chip, jogando-o em um grande banco de dados e executando algoritmos de IA para tentar realizar um trabalho preditivo. ”
Problemas adicionais em 3D
Muitos dos mesmos problemas existem nos projetos 2D, 2.5D e 3D, exceto que os problemas térmicos podem se tornar mais amplificados em algumas arquiteturas. Mas também pode haver um monte de novos problemas que ainda não foram totalmente compreendidos. “Quando você empilha dispositivos um sobre o outro, é necessário triturá-los para afiná-los”, diz Horner. “O estresse na die mais fina pode ser uma preocupação, e isso precisa ser entendido, estudado e tratado em termos de análise. Além disso, vários tipos de silício envelhecem de maneira diferente. Você está falando de um ambiente heterogêneo no qual está potencialmente empilhando DRAM, que tende a ser mais uma tecnologia específica - ou CPUs e GPUs, que podem utilizar nós de processos de tecnologia diferentes. Você pode ter diferentes tipos de TSVs ou inchaços que foram usados neste silício em particular. Como eles interagem entre si?
Essas interfaces são uma preocupação. "Há um estresse no molde e isso altera as características do dispositivo", diz Schaldenbrand. “Mas se dies diferentes esquentarem para temperaturas diferentes, os locais onde eles fazem interface terão muito estresse mecânico. Esse é um grande problema, e a interconexão do sistema será um grande desafio no futuro. ”
Modelos e análises
Tudo começa com as fundições. "Os TSMCs e os Samsungs do mundo precisam começar a fornecer essas informações", diz Shuler. "À medida que você atinge 5 nm e abaixo, mesmo 7 nm, há muita variabilidade nesses processos e isso piora tudo".
"As fundições se preocuparam com isso porque perceberam que os dispositivos sujeitos a campos elétricos mais altos estavam se degradando muito mais rápido do que antes", diz Thanikasalam. “Eles começaram a usar a solução de análise e confiabilidade MOS (MOSRA), que se aplica à parte antiga do dispositivo. Recentemente, vemos essa mudança em direção aos clientes finais que estão começando a usar os modelos de envelhecimento. Alguns clientes farão uma execução simples usando modelos degradados, de modo que a simulação represente a degradação da tensão limite. ”
Os chips de alto volume precisarão de análises muito mais extensas. “Para produção em grande volume, as simulações de PVT múltiplo estão se tornando uma maneira inútil de verificar isso”, acrescenta Thanikasalam. Todo mundo tem que rodar Monte Carlo nesse nível. A simulação de Monte Carlo com os modelos de variação é a chave em 5 nm e abaixo. ”
São necessários mais modelos. "Existem mais modelos sendo criados e otimizados", diz Horner. “Em termos de empilhamento 3D, temos conhecimento da preocupação com eletromigração, infravermelho, energia térmica e energia. Essas são as principais coisas que são entendidas e modeladas. Para os aspectos mecânicos - mesmo os materiais que colocamos entre as camadas e seus efeitos em termos de calor, e também as estruturas de estabilidade - enquanto existem modelos por aí, eles não são tão aprimorados porque ainda não vimos o suficiente deles . ”
Schaldenbrand concorda. “Estamos constantemente trabalhando nos modelos e atualizando-os, adicionando novos fenômenos à medida que as pessoas se conscientizam deles. Foram necessárias muitas alterações para se preparar para os nós avançados. Para o dispositivo nominal, podemos descrever muito bem o envelhecimento, mas a interação entre a variação do processo e seu efeito na confiabilidade ainda é um tópico de pesquisa. Esse é um assunto muito desafiador. ”
Com os finFETs, toda a metodologia mudou. “As regras se tornaram tão complicadas que você precisa de uma ferramenta que possa realmente interpretá-las, aplicá-las e nos dizer onde pode haver problemas daqui a dois, três anos”, diz Thanikasalam. "Os FinFETs podem ser dispositivos com vários limiares; portanto, quando você tem toda a gama de voltagem de limiar sendo usada em um único IP, temos muitos problemas porque cada dispositivo segue em uma direção diferente".
Conclusão
Ainda assim, estão sendo feitos progressos. “Recentemente, vimos muitas fundições, IDMs, fábricas e empresas de IP correndo para encontrar uma solução”, diz Ramadan. “Eles cobrem uma ampla gama de aplicativos e processos de tecnologia. Enquanto um modelo padrão de envelhecimento pode ser útil como ponto de partida para novos players, novas personalizações são esperadas, dependendo do aplicativo de destino e do processo de tecnologia. A Coalizão de Modelagem Compacta (CMC), sob a Iniciativa de Integração de Silício (Si2), atualmente está trabalhando no desenvolvimento de um modelo de envelhecimento padrão para ajudar a indústria. Em 2018, o CMC lançou a primeira Open Model Interface (OMI) padrão que permite a simulação de envelhecimento para diferentes simuladores de circuitos usando a interface OMI padrão unificada. ”
Essa é uma peça importante, mas ainda há um longo caminho pela frente. “As atividades de padronização no CMC começaram a resolver alguns desses problemas”, diz Lange. "Mas há muito trabalho pela frente em termos de complexidade do modelo, esforço de caracterização, cenário de aplicativos e suporte a ferramentas".
@user101 @dayllann
Vou resumir que deve ser a centésima (não, eu não estou exagerando) vez que alguém explica isso aqui no tópico: quando o processador chega em voltagens próximas a 1.4v é em um único núcleo, durante milésimos de segundos, numa condição específica (não lembro exatamente o termo correto) de baixa demanda que não degrada o processador. Acontece que o usuário leigo olha lá no programa de monitoramento de sua preferência que o processador atingiu a máxima de 1.4v e pensa "pô, já que ele chegou em 1.4v em stock vou socar 1.4v 24/7, o que pode dar errado?". Não é só pq o Usain Bolt atinge , sei la, 12m/s durante os 100m rasos que ele vai manter essa velocidade durante toda uma maratona né?
Vou usar meu 3700x com PBO 300/230/230 3800cl15 como exemplo: se eu deixo ele ligado o dia todo ele aparece com 1.41v como máxima pelo que eu me lembre, se eu ficar monitorando ele dá esses picos muito raramente em apenas um núcleo em milésimos de segundo, contudo ele crava 1.325v quando está sendo plenamente solicitado em todos os núcleos durante um cinebench, por exemplo...
Deu pra entender? Não é problema da AMD, é problema do usuário que se acha experto e não sabe bulhufas do que está de fato acontecendo no seu processador. Lembrando que PBO já invalida a garantia pelo que eu me lembre, mas mesmo no PBO ele se comporta do jeito que se espera (não passando de 1.325v rodando benchmarks).
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Vou resumir que deve ser a centésima (não, eu não estou exagerando) vez que alguém explica isso aqui no tópico: quando o processador chega em voltagens próximas a 1.4v é em um único núcleo, durante milésimos de segundos, numa condição específica (não lembro exatamente o termo correto) de baixa demanda que não degrada o processador. Acontece que o usuário leigo olha lá no programa de monitoramento de sua preferência que o processador atingiu a máxima de 1.4v e pensa "pô, já que ele chegou em 1.4v em stock vou socar 1.4v 24/7, o que pode dar errado?". Não é só pq o Usain Bolt atinge , sei la, 12m/s durante os 100m rasos que ele vai manter essa velocidade durante toda uma maratona né?
Vou usar meu 3700x com PBO 300/230/230 3800cl15 como exemplo: se eu deixo ele ligado o dia todo ele aparece com 1.41v como máxima pelo que eu me lembre, se eu ficar monitorando ele dá esses picos muito raramente em apenas um núcleo em milésimos de segundo, contudo ele crava 1.325v quando está sendo plenamente solicitado em todos os núcleos durante um cinebench, por exemplo...
Deu pra entender? Não é problema da AMD, é problema do usuário que se acha experto e não sabe bulhufas do que está de fato acontecendo no seu processador. Lembrando que PBO já invalida a garantia pelo que eu me lembre, mas mesmo no PBO ele se comporta do jeito que se espera (não passando de 1.325v rodando benchmarks).
Acho que depende do uso também, acredito que uma tensão maior, somado com temperaturas maiores acelera a degradação. O que vejo é muita gente fazendo over e socando o prime95 pra ver estabilidade, aí depois vai usar o PC pra jogar. Pra jogo, a utilização é baixa, ainda mais pra processadores 8/16 e acima. No meu over, testo com CB R20 e só, passou 3 seguidas, abraço.
Se o cara vai usar pra trabalhar, com programas que exigem muito do processador, ou ficar brincando de benchmark, acho que precisa ter um cuidado maior. Portando, não creio que um vcore de 1.35v pra Ryzen 3000 6/12 por exemplo, com temperaturas controladas, caso for usar pra jogo e coisas mais leves, vão degradar. Porém acho que pra essa geração não faz diferença nenhuma fazer over, sempre vejo muita paridade entre over e stock nos testes.
O meu Ryzen 2600, que é 3400 stock e 3900 turbo, funciona em média de 3700 a 3800 em jogo, em over, uso a 4200 1.3875v, então há diferença, e ele não passa de 65 graus, isso em jogos CPU bound. Se meter o Prime95 aqui ele vai pra quase 80. Se ficar brincando com isso direto é certo que uma hora ele abre o bico.
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Boa noite a todos, fiquei um tempo sem usar o PC, pois minha antiga memória deu pau, vi que saiu o update 2223 da Asus X570 TUF BR, porém o link para download está quebrado, caso alguém que tenha baixado, poderia me enviar ? sempre tenho bons ganhos com o update e sempre gosto de fazer.
Não da pra comparar tão diretamente assim, Ryzen 2000 é 12nm, Ryzen 300 é 7nm, há muita diferença no processo em si, quando menor pior essa questão de degradação, com o brender mandou acima.
Já li um relato de over em 1.3v que teve degradação e o cara aparentemente só jogava, fez o over e rodou um bench pra ver a estabilidade e nunca mais. Claro, ele pode ter tido azar na loteria do silício (eu já tive um FX 8350 que fazia 5Ghz estável, o chip era platinum total), mas praticamente todo canal já abordou isso, eu fico martelando aqui isso pq vai saber se algum usuário que passa por aqui teve azar na loteria e acaba sendo "desinformado"??? Sem contar que é bem natural alguém que veio de intel ou de FX ir lá, olhar que o vcore "máximo" em stock é 1.4v e achar que 1.4v ta safe, ninguém é obrigado a pesquisar as particularidades da arquitetura (apesar de que, se o cara vai fazer over ele deveria no mínimo pesquisar né...). Vai que a pessoa vem no forum dar uma lidinha a respeito disso, pula diretaço pra última pagina e vê nosso amigão falando que 1.4v ta safe??? Foda né...
Sempre falei isso, e repito: AMD tem algumas coisas boas, mas se vc não quer dor de cabeça, Intel é a única garantia. Eu montei PC com um Ryzen 3600 e achei ótimo, 0 arrependimentos. Mas a primeira placa-mãe q eu peguei tive que devolver por causa de bugs de memory training e BIOS UEFI. E até hoje tem gente sofrendo com driver zuado com 5700XT.
Pois é, se o cara ficar brincando quase todo dia de benchmark, ou for usar o processador pra algo muito pesado (alguma atividade profissional ou algum folding@home da vida), vai fritar em dois tempos, e mais rápido ainda se não tiver um cooler que mantenha as temperaturas baixas. Isso é bem óbvio até. Pela postagem do Brender ali, temperatura e tensão são alguns dos "calcanhares de aquiles" na redução das litografias. De repente esse possa estar sendo um dos motivos da Intel estar sendo conservadora, e não "rushar" um processador com menos de 10nm ainda. Já a AMD, por necessidade, mandou aquele "que se dane" e vai assim mesmo, no zen3 a gente arruma.... É só ver postagens anteriores, pessoas que compraram zen2 no lançamento reclamando de tensões "altas" com o processador em idle, picos de temperatura "do nada", processadores com dificuldade de manter o clock boost, ou mesmo não atingindo o valor informado pela AMD. De um jeito ou de outro (bios, drivers, ou processo de fabricação imaturo) EU (eu disse EU e apenas EU) acho que é erro da AMD isso.
Não concordar com a opinião dos outros é normal. Não respeitar, ficar pistola e ainda ficar reclamando do fórum por causa disso, não! E pelo visto não fui só eu que não gostou da maneira como você responde as postagens, já que, segundo você mesmo, alguma postagem sua foi deletada.
No mais, encerro aqui. Não irei mais responder a postagens sobre esse assunto. Não quero tomar ban nem ser suspenso, além do que, já tem bastante informação e relato a cerca dos problemas com os Zen2. Cabe a cada um pesquisar e tirar a suas próprias conclusões.
mas a degradação depende da temperatura do GATE, isso a gente não consegue controlar direito, mesmo tendo um Water Cooler de 360mm em um balde de gelo, pode acontecer de ainda ser quente para poder atingir determinado Overclock. Basicamente a corrente alta começa a "empurrar" os átomos do material porque as pontes são muito pequenas e sensíveis, praticamente um punhado de átomos. Talvez não seja mais possível um overclock acima de 5GHz nas próximas gerações.
e uma coisa é rodar uma aplicação pesada e exigente no AVX2 e FMA, o sistema não dá conta, pede mais tensão, com isso vai mais corrente sendo forçada e somando isso tudo à temperatura acontece de causar a degradação.
isso não é privilégio da AMD, pois, processadores Intel também sofrem degradação, tem até uma tabela do Toms Hardware que mostra justamente os limites permitidos. Um exemplo aqui é que meu processador Intel faz 4.6GHz com 1.250V e nem passa dos 70ºC no Cinebench (que nem é o mais exigente). Mas se eu tento mais Clock, como 4.8GHz já passa para 1.335V de tensão e isso ultrapassa a barreira dos 1.300V que o Toms Hardware já comprovou como limite máximo. Eu vi lá um pessoal duvidar e criticar essa barreira, de que se passando pouca coisa como 1.305V já deveria recuar no Overclock, daí o pessoal do Toms Hardware foi claro: você está assumindo o risco, pois TODOS os testes apontaram para esse limite e forçar a tensão não adianta.
e uma coisa é rodar uma aplicação pesada e exigente no AVX2 e FMA, o sistema não dá conta, pede mais tensão, com isso vai mais corrente sendo forçada e somando isso tudo à temperatura acontece de causar a degradação.
isso não é privilégio da AMD, pois, processadores Intel também sofrem degradação, tem até uma tabela do Toms Hardware que mostra justamente os limites permitidos. Um exemplo aqui é que meu processador Intel faz 4.6GHz com 1.250V e nem passa dos 70ºC no Cinebench (que nem é o mais exigente). Mas se eu tento mais Clock, como 4.8GHz já passa para 1.335V de tensão e isso ultrapassa a barreira dos 1.300V que o Toms Hardware já comprovou como limite máximo. Eu vi lá um pessoal duvidar e criticar essa barreira, de que se passando pouca coisa como 1.305V já deveria recuar no Overclock, daí o pessoal do Toms Hardware foi claro: você está assumindo o risco, pois TODOS os testes apontaram para esse limite e forçar a tensão não adianta.
Rapaz, o seu primeiro paragrafo dá a entender que você nem leu a resposta do colega acima. Resumidamente: as tensões altas em stock são a maneira como a AMD programou o negocio e, como já dito, em full load essas tensões diminuem. 1.4v em stock é DIFERENTE de 1.4v em FULL LOAD. Não tem nenhum processador da AMD rodando em full load a 1.4v. Não é questão de opinião, é como o negócio funciona. Já postaram mil vezes aqui porque a AMD programou dessa maneira, mas você insiste em chegar dizendo que na sua opinião é a AMD fazendo m****.
Sobre dificuldade de manter o boost informado pela AMD: Ela não diz que seu processador vai fazer 4.6ghz, ela diz que ele PODE chegar a 4.6ghz, e isso vai depender de uma série de fatores, sendo o principal deles, a temperatura. Como diz o próprio marketing deles: UP TO X.Xghz. Tecnicamente eles não estão errados, agora se você quer discutir se isso é engana leigo, sim, é engana leigo, mas como já sabemos, de perfeito o mundo não tem nada, né?
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Tanto a Intel quanto a AMD prometem o clock base, pode fazer o diabo com o processador que o clock base é garantido, e com o cooler padrão. Acima disso tem varios fatores em jogo. Até viver no Brasil nesse calor dos infernos do verão contribui pra não chegar. Aí você assisite um video do cara que mora no Canada, temperatura de 25 no verão, tu quer fazer igual. hehehe
Referente a degradação, acredito que usar o Ryzen 3000 em stock com PBO ativado é o mais certo a se fazer, aí questão de undervoltage pra corrigir algo vai de cada chip e placa mãe acredito eu. Talvez o 3600 consiga um pouco de melhoria, mas acima disso, estão todos quase no limite, foi a época que você pegava um processador com uso normal de 4000 e você ia a 5000 com certa facilidade, hoje você sofre pra coisa de 200, 300mhz, que não representa 5%.
Overclock é uma ciência não exata, se alguém tem dúvidas, vai escutar varias opiniões, maioria de pessoas que tem o produto, e como cada chip se comporta de maneira diferente, cada placa mãe tem uma qualidade diferente e tanta coisa que pode causar instabilidade, vai ter que achar um meio termo e ir tentando com cautela o que acha mais plausível. Se tem dúvida ou medo, não faça. hehehe
????????????????????
Você confundiu as coisas
O correto é
A TSMC é a conservadora
A INTEL que quis "rushar"
10nm da INTEL estava no roadmap oficial para 2016
Estamos em 2020 e nada dos benditos 10nm para desktop
Quem foi agressiva para mudar de processo / nó, foi a INTEL com seus 10nm / 7nm, e deu no que deu
E agora o atual CEO da INTEL, já confirmou que os 7nm estão sendo MENOS agressivos do que previsto
Por causa dos inesperados problemas que surgiram nesse "rush"
A AMD está usando o 7nm nos ZEN 2 / ZEN 3 / RDNA 2, vamos para os 5nm em 2022 com os ZEN 4 / RDNA 3
E a TSMC ainda continua com o FINFET
Olha o ROADMAP da TSMC para chegar aos 7nm / 5nm / 3nm
Na teoria é o seguinte
10nm da INTEL é equivalente aos 7nm da TSMC
7nm da INTEL é equivalente aos 5nm da TSMC
5nm da INTEL é equivalente aos 3nm da TSMC
Afirmação feita pelo próprio CEO da INTEL
Bob Swan says Intel 7nm equals TSMC 5nm! - Semiwiki
Bob Swan is really starting to grow on me. Admittedly, I am generally not a fan of CFOs taking CEO roles at semiconductor companies but thus far Bob is doing a great job. This comes from my outside-looking-in observations and from the people I know inside Intel, absolutely. Bob did a fireside...
semiwiki.com
Na prática é outra coisa, vulgo os atuais 10nm da INTEL
E como assim lança por necessidade ?
Que empresa lança processadores / placa de vídeo que foram projetados durante meses ou anos para aquele determinado nó de processo, por necessidade ?
Ainda mais na TSMC que precisa fazer reservas da produção antecipadamente