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Atualização: Plataforma de tecnologia CMOS de 5 nm da TSMC
Completo:
https://www.semiconductor-digest.co...r-5-nm-cmos-technology-platform-at-iedm-2019/
Detalhes do processo de 5 nm (N5) foram divulgados lentamente nos últimos meses, mais recentemente no Simpósio de Tecnologia em abril e no Fórum de Inovação da Plataforma de Inovação Aberta (OIP) no mês passado, e também no Arm TechCon, tudo no Vale do Silício . Condensando as informações relatadas a partir deles, e em nenhuma ordem específica, temos:
- Destinado a clientes móveis e de computação de alto desempenho
- A produção de risco começou em março de 2019; rampa de alto volume no 2T'20 no Gigafab 18 recentemente concluído em Tainan (instalação de equipamentos da fase 1 concluída em março de 19)
- There will be a N5P (performance) version a year later, with a +7% performance boost at constant power, or ~15% power reduction at constant perf over N5
- A densidade lógica é aumentada em 1,8X, a escala SRAM é 0,75 e a escala analógica é ~ 0,85 vs 7 nm
- Iso-power speed gain is 15%, or 30% lower power at the same speed compared with 7-nm.
- O uso do EUV foi enfatizado
- Haverá um transistor de canal de alta mobilidade (HMC)
- Contatos e vias de baixa resistência; passo de metal ligeiramente relaxado e vias mais largas.
- As variantes de transistor incluem um transistor de E / S que pode ser de 1,5V ou 1,2V e um dispositivo LVT extremo 25% mais rápido que o equivalente a 7 nm.
- Via pilares e metal otimizado nas células padrão da HPC aumentam o desempenho em 10%
- Um SerDes de 112 Gbps está disponível.
- Estrutura de capacitor MIM de densidade super alta com 2X ff / µm 2 e densidade de inserção 2X, proporcionando um aumento de velocidade de 4%
- Novos materiais dielétricos de baixo K
- Gravura reativa de íons metálicos (RIE), substituindo Cu damasceno por passo de metal <30nm
- Uma “tampa” de grafeno para reduzir a resistividade da interconexão de Cu
Nos detalhes abstratos da conferência publicados pelo IEDM em seu
kit de imprensa , grande parte dos itens acima foi reiterada. A densidade lógica é um 1,84X mais detalhado e o mesmo aumento de velocidade de 15% ou queda de energia de 30% em seu processo de 7 nm é especificado, assim como a litografia EUV (Fig. 2) e o FinFET de alta mobilidade de canal (Fig. 3) Além disso, existem até 7 Vts disponíveis (Fig.1). A empresa também afirma que a célula SRAM de alta densidade é a menor já registrada, com 0,021 µm 2 .
Em um circuito de teste, um transmissor PAM4 SerDes demonstrou velocidades de 130 Gb / s com eficiência energética de 0,96pJ / bit. A tecnologia aprovada na qualificação com alto rendimento e produção em massa é esperada para o 1S 2020.
A figura 1 abaixo mostra os ganhos de velocidade e densidade de 15% (à esquerda) e as sete opções de Vt.
figura 1
A Fig. 2 ilustra a comparação de cinco máscaras de imersão com uma única máscara EUV, no que parece uma camada de roteamento de célula padrão, ou seja, M1 ou M2. Com um
passo experimental de Mx de 30 nm , seria necessário o SAQP ou LE3, além de duas máscaras cortadas, substituídas por uma etapa litográfica do EUV. Usando MxP de 30 nm para calibrar, esta imagem nos fornece uma altura de faixa de ~ 175 nm (~ 5,8 células de faixa), uma escala linear de ~ 0,73 em comparação com o processo de 7 nm. E podemos ver que o padrão é um pouco mais nítido.
Figura 2. Um EUV substituindo 5 padrões de imersão por melhor fidelidade de padrão, menor tempo de ciclo e menos defeitos.
O documento reivindica mais de dez camadas EUV, substituindo pelo menos 4 vezes mais camadas de imersão nas etapas de corte, contato, via e máscara de linha de metal - 4x o que eles não dizem, mas presumivelmente N7 + (7FF +), a atual iteração EUV. Um processo de padronização de porta baseado em EUV também é mencionado especificamente. O nó de 5 nm é a primeira geração no TSMC, na qual a contagem total de máscaras é reduzida com o uso de EUV (Fig. 3).
Figura 3. Comparação da contagem total de máscaras para os nós de 16 - 5 nm (7FF + não mostrado)
A Fig. 6 abaixo é simplesmente um gráfico dos tamanhos de células SRAM publicados, mostrando que a SRAM de 0,021 µm 2 é a menor relatada até o momento.
Figura 6
Figura 7
Na Fig. 7 acima, temos diagramas oculares para transmissores PAM4 SerDes construídos em um chip de teste de 5 nm, demonstrando os 112 Gb / s mencionados anteriormente e os 130 Gb / s detalhados em resumo.
Quando se trata do back-end, os valores de Rc para o metal mais apertado e os arremessos via são próximos aos do nó 7N:
Fig. 8 Valores RC para os arremessos Mx e Vx mais apertados para os nós N28 - N5
O Vt extremamente baixo (eLVT) dos sete Vts mostrados acima fornece velocidade de pico de 25% em 7 nm e uma célula padrão de 3 aletas permite um aumento extra de 10% no desempenho do HPC (Fig. 8). Penso que esta será a primeira vez que vimos uma célula de 3 barbatanas mencionada em um documento de plataforma, além da célula SRAM 1-1-1, que geralmente é citada como a menor SRAM em um nó específico (neste caso 0,021 µm 2 ).
Figura 9. Os transistores eLVT fornecem velocidade de pico 25% mais rápida em comparação a 7 nm e um desempenho extra de 10% de uma célula padrão de 3 aletas.
Para tentar compensar isso, aqui estão as estimativas dos estimados Scotten Jones ( ICKnowledge , publicado no SemiWiki ) e David Schor ( WikiChip Fuse ) publicados no início deste ano: