tentou colocar o CAD Bus em 24 Ohms?
[TÓPICO DEDICADO] AMD Ryzen Socket AM4 - Zen, Zen+, Zen 2 & Zen 3
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quanto ficou no total?Olha quem chegoooou!!!
Tava super ancioso pra buscá-lo na agência, tanto é que aproveitei e passei no Extra onde tava tendo promoção do Nescal Cereal pacotão por 10 conto. Peguei chuva na volta, mas vlw apena!
PS: Só tô puto com a embalagem, papelão fino sem nenhum plástico bolha pra proteger. Resultado? \/\/
Eu acabei adquirindo a b450m steel legend por 600 reais parcelado na loja parceira da americanas (combat informatica), porém, na terabyte tem a b450 pro4 (ATX) por 750 parcelado com frete. Vale a pena esse valor a mais? Eu vou comprar o R5 3600 numa loja física aqui no RJ mesmo
Tentei em 2 dos parâmetros seguindo a recomendação do DRAM Calculator, vou tentar colocar em todos os parâmetros do CAD Bus.
Acho que está algo em torno de 1.47v.
B-die no geral é muito tolerante com voltagem.
Testei agora, nada mudou, entendo que pode ser limitação dos chips mas estou achando estranho ao comparar com 2 crucial/micron que testei
Não é estranho cara, chips de tier baixa, vc teve sorte com os outros, apenas isso.
Eu não falei que over é loteria, eu falei que over com D-die que é loteria.
As boas da micron são as E-die, over bom com outros chips da micron é sorte.
750 por conta do dólar e de uma taxa extra do cartão.
@user101 @dayllann
TSMC reivindica frequência até 25% maior em 5 nm com novos transistores eLVT
O chip de teste TSMC 5nm inicial rende 80%, HVM chegando no primeiro semestre de 2020
www.anandtech.com
Hoje, na Conferência IEEE IEDM, o TSMC está apresentando um documento que fornece uma visão geral dos resultados iniciais que alcançou em seu processo de 5 nm. Esse processo será a próxima etapa para qualquer cliente atualmente nos processos N7 ou N7P, pois ele compartilha várias regras de design entre os dois. O novo processo N5 está definido para oferecer um aumento total de nós em relação às variantes de 7 nm e usa a tecnologia EUV extensivamente em mais de 10 camadas, reduzindo as etapas totais de produção acima de 7 nm. O novo processo de 5nm também implementa a próxima geração (5ª geração) de tecnologia FinFET da TSMC.
Os números das manchetes
Se você está aqui apenas para ler os números das chaves, aqui estão eles. Na divulgação, o TSMC está declarando que seu processo EUV de 5 nm fornece um total com um aumento de densidade lógica de ~ 1,84x, um ganho de energia de 15% ou uma redução de energia de 30%. O chip de teste atual, com 256 Mb de SRAM e alguma lógica, está produzindo 80% em média e 90% + em pico, embora redimensionado para o tamanho de um chip móvel moderno, o rendimento é muito menor. Atualmente, a tecnologia está em produção de risco, com alto volume de produção programado para a primeira metade de 2020. Isso significa que os chips baseados em 5nm devem estar prontos na segunda metade de 2020.
Atualmente, o processo de 7 nm da TSMC produz apenas 100 milhões de transistores por milímetro quadrado (mTr / mm2) ao usar bibliotecas densas, cerca de 96,27 mTr / mm2. Isso significa que o novo processo de 5 nm deve ficar em torno de 177,14 mTr / mm2.
Os detalhes sobre o rendimento
Como parte de qualquer produção de risco, uma fundição produz vários chips de teste para verificar se o processo está funcionando como esperado. Para 5 nm, o TSMC está divulgando dois desses chips: um construído na SRAM e outro que combina a SRAM, lógica e E / S.
Para o chip SRAM, o TSMC está demonstrando que possui células SRAM de alta corrente (HC) e alta densidade (HD), com um tamanho de 25000 nm 2 e 21000 nm 2, respectivamente. A TSMC está promovendo ativamente suas células HD SRAM como as menores já relatadas.
Para o chip combinado, o TSMC está declarando que o chip consiste em 30% de SRAM, 60% de lógica (CPU / GPU) e 10% de IO. Nesse chip estão 256 mega-bits de SRAM, o que significa que podemos calcular um tamanho. Uma célula SRAM de 256 Mbit, a 21000 nm 2 , fornece uma área de matriz de 5.376 mm 2 . O TSMC afirma que este chip não inclui circuitos de auto-reparo, o que significa que não precisamos adicionar transistores extras para permitir isso. Se a SRAM for 30% do chip, todo o chip deverá ficar em torno de 17,92 mm 2 .
Para este chip, a TSMC publicou um rendimento médio de ~ 80%, com um pico de rendimento por bolacha de> 90%. Conhecendo o rendimento e o tamanho da matriz, podemos acessar uma calculadora on-line comum de bolacha por matriz para extrapolar a taxa de defeitos. Para simplificar, assumimos que o chip é quadrado, podemos ajustar a taxa de defeitos para igualar um rendimento de 80%. Usando a calculadora, uma bolacha de 300 mm com uma matriz de 17,92 mm 2 produziria 3252 matrizes por bolacha. Um rendimento de 80% significaria 2602 matrizes boas por bolacha, e isso corresponde a uma taxa de defeitos de 1,271 por cm2.
Portanto, uma matriz de 17,92 mm 2 não é particularmente indicativa de um chip moderno em um processo de alto desempenho. Os primeiros chips de um novo processo geralmente são processadores móveis, especialmente processadores móveis de alto desempenho que podem amortizar o alto custo de mudar para um novo processo. Esses chips têm aumentado de tamanho nos últimos anos, dependendo do suporte do modem. Por exemplo, o Kirin 990 5G construído em 7nm EUV tem mais de 100 mm 2 , mais próximo de 110 mm 2 . Pode-se apontar o chip Zen 2 da AMD como chip mais aplicável, já que é proveniente de um processo que não é EUV, que é mais passível de mudar para 5nm EUV; no entanto, algo assim virá mais tarde e usará bibliotecas de alto desempenho para não ser tão denso .
Nesse caso, tomemos a matriz de 100 mm 2 como um exemplo dos primeiros processadores móveis que saem do processo da TSMC. Mais uma vez, considerando o dado como quadrado, uma taxa de defeito de 1,271 por cm 2 proporcionaria um rendimento de 32,0%. Isso é muito bom para um processo no meio da produção de risco. Uma taxa de rendimento de 32,0% para um chip de 100 mm 2 seria suficiente para alguns adotantes que desejam se antecipar ao jogo.
(Para quem deseja comparar essa densidade de defeitos com o tamanho do chiplet Zen 2 em 10,35x7,37mm, isso equivale a 41,0% de rendimento.)
Chip de Teste do TSMC: Frequência de CPU e GPU
Obviamente, o rendimento de um chip de teste pode significar qualquer coisa. Um chip de sucesso pode simplesmente "ligar", e a taxa de defeitos não leva em consideração o quão bem o processo pode gerar energia e frequência. Como parte da divulgação, o TSMC também forneceu algumas parcelas 'shmoo' de tensão contra frequência para seu chip de teste de exemplo.
Para a CPU, o gráfico mostra uma frequência de 1,5 GHz a 0,7 volts, até 3,25 GHz a 1,2 volts.
Para a GPU, o gráfico mostra uma frequência de 0,66 GHz a 0,65 volts, até 1,43 GHz a 1,2 volts.
Demonstração de IO: PAM4
Um dos elementos-chave em futuros chips é a capacidade de suportar várias tecnologias de comunicação, e no chip de teste o TSMC também incluiu um transceptor projetado para permitir o PAM-4 de alta velocidade.
Usando EUV: uma redução na contagem de máscaras
Tipos de transistor a 5 nm
Parte do documento do IEDM descreve sete tipos diferentes de transistor para uso dos clientes. Já mencionamos os novos tipos, eVT na extremidade alta e SVT-LL na extremidade inferior; no entanto, aqui estão algumas opções a serem usadas, dependendo do vazamento e do desempenho necessários.
Os três tipos principais são uLVT, LVT e SVT, todos os três com variantes de baixo vazamento (LL). Então o eLVT fica no topo, com um grande salto de uLVT para eLVT.
O efeito da co-otimização da tecnologia de design (DTCO)
Esse é um artefato persistente do mundo em que vivemos agora. A Intel, TSMC e, em certa medida, a Samsung, precisam aplicar alguma forma de DTCO a cada novo processo (e toda variante de processo) para produtos específicos. Pelo menos para a TSMC, certas empresas podem se beneficiar de direitos exclusivos para determinadas melhorias no DTCO, para ajudar essas empresas a obter benefícios adicionais de desempenho. Mas o fato de o DTCO ser necessário apenas para estabelecer paridade significa que estamos recebendo um novo alongamento dos anúncios do nó do processo: se ele não vem com uma forma de DTCO, não vale a pena anunciar, pois ninguém o desejará.
Felizmente, no artigo de 5nm da TSMC na IEDM, o tópico do DTCO é diretamente abordado. O chip de teste de 5 nm possui um elemento de DTCO aplicado, em vez de forçar brutalmente as regras de design, o que permitiu o dimensionamento das regras de design para uma redução geral de 40% no tamanho do chip. Portanto, esse chip de teste geral, com 17,92 mm 2 , teria sido mais semelhante a 25,1 mm 2 , com um rendimento de 73%, em vez de 80%. Não parece muito, mas neste caso tudo ajuda: com este elemento do DTCO, ele permite que o TSMC cite o aumento de 1,84x na densidade para 15 +% de aumento de velocidade / 30% de redução de energia.
TSMC reivindica frequência até 25% maior em 5 nm com novos transistores eLVT
O chip de teste TSMC 5nm inicial rende 80%, HVM chegando no primeiro semestre de 2020
Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020
Hoje, na Conferência IEEE IEDM, o TSMC está apresentando um documento que fornece uma visão geral dos resultados iniciais que alcançou em seu processo de 5 nm. Esse processo será a próxima etapa para qualquer cliente atualmente nos processos N7 ou N7P, pois ele compartilha várias regras de design entre os dois. O novo processo N5 está definido para oferecer um aumento total de nós em relação às variantes de 7 nm e usa a tecnologia EUV extensivamente em mais de 10 camadas, reduzindo as etapas totais de produção acima de 7 nm. O novo processo de 5nm também implementa a próxima geração (5ª geração) de tecnologia FinFET da TSMC.
Os números das manchetes
Se você está aqui apenas para ler os números das chaves, aqui estão eles. Na divulgação, o TSMC está declarando que seu processo EUV de 5 nm fornece um total com um aumento de densidade lógica de ~ 1,84x, um ganho de energia de 15% ou uma redução de energia de 30%. O chip de teste atual, com 256 Mb de SRAM e alguma lógica, está produzindo 80% em média e 90% + em pico, embora redimensionado para o tamanho de um chip móvel moderno, o rendimento é muito menor. Atualmente, a tecnologia está em produção de risco, com alto volume de produção programado para a primeira metade de 2020. Isso significa que os chips baseados em 5nm devem estar prontos na segunda metade de 2020.
Atualmente, o processo de 7 nm da TSMC produz apenas 100 milhões de transistores por milímetro quadrado (mTr / mm2) ao usar bibliotecas densas, cerca de 96,27 mTr / mm2. Isso significa que o novo processo de 5 nm deve ficar em torno de 177,14 mTr / mm2.
Os detalhes sobre o rendimento
Como parte de qualquer produção de risco, uma fundição produz vários chips de teste para verificar se o processo está funcionando como esperado. Para 5 nm, o TSMC está divulgando dois desses chips: um construído na SRAM e outro que combina a SRAM, lógica e E / S.
Para o chip SRAM, o TSMC está demonstrando que possui células SRAM de alta corrente (HC) e alta densidade (HD), com um tamanho de 25000 nm 2 e 21000 nm 2, respectivamente. A TSMC está promovendo ativamente suas células HD SRAM como as menores já relatadas.
Para o chip combinado, o TSMC está declarando que o chip consiste em 30% de SRAM, 60% de lógica (CPU / GPU) e 10% de IO. Nesse chip estão 256 mega-bits de SRAM, o que significa que podemos calcular um tamanho. Uma célula SRAM de 256 Mbit, a 21000 nm 2 , fornece uma área de matriz de 5.376 mm 2 . O TSMC afirma que este chip não inclui circuitos de auto-reparo, o que significa que não precisamos adicionar transistores extras para permitir isso. Se a SRAM for 30% do chip, todo o chip deverá ficar em torno de 17,92 mm 2 .
Para este chip, a TSMC publicou um rendimento médio de ~ 80%, com um pico de rendimento por bolacha de> 90%. Conhecendo o rendimento e o tamanho da matriz, podemos acessar uma calculadora on-line comum de bolacha por matriz para extrapolar a taxa de defeitos. Para simplificar, assumimos que o chip é quadrado, podemos ajustar a taxa de defeitos para igualar um rendimento de 80%. Usando a calculadora, uma bolacha de 300 mm com uma matriz de 17,92 mm 2 produziria 3252 matrizes por bolacha. Um rendimento de 80% significaria 2602 matrizes boas por bolacha, e isso corresponde a uma taxa de defeitos de 1,271 por cm2.
Portanto, uma matriz de 17,92 mm 2 não é particularmente indicativa de um chip moderno em um processo de alto desempenho. Os primeiros chips de um novo processo geralmente são processadores móveis, especialmente processadores móveis de alto desempenho que podem amortizar o alto custo de mudar para um novo processo. Esses chips têm aumentado de tamanho nos últimos anos, dependendo do suporte do modem. Por exemplo, o Kirin 990 5G construído em 7nm EUV tem mais de 100 mm 2 , mais próximo de 110 mm 2 . Pode-se apontar o chip Zen 2 da AMD como chip mais aplicável, já que é proveniente de um processo que não é EUV, que é mais passível de mudar para 5nm EUV; no entanto, algo assim virá mais tarde e usará bibliotecas de alto desempenho para não ser tão denso .
Nesse caso, tomemos a matriz de 100 mm 2 como um exemplo dos primeiros processadores móveis que saem do processo da TSMC. Mais uma vez, considerando o dado como quadrado, uma taxa de defeito de 1,271 por cm 2 proporcionaria um rendimento de 32,0%. Isso é muito bom para um processo no meio da produção de risco. Uma taxa de rendimento de 32,0% para um chip de 100 mm 2 seria suficiente para alguns adotantes que desejam se antecipar ao jogo.
(Para quem deseja comparar essa densidade de defeitos com o tamanho do chiplet Zen 2 em 10,35x7,37mm, isso equivale a 41,0% de rendimento.)
(Observe inicialmente que quando li pela primeira vez, vi isso apenas no contexto da matriz somente SRAM de 5.376 mm 2. Fazendo as contas, isso daria uma taxa de defeitos de 4,26 ou um rendimento de 100 mm 2 de 5,40% O artigo é um pouco ambíguo a que chip de teste os rendimentos se referem, portanto, minha preocupação inicial é de apenas 5,4% de rendimento.Para conversar com David Schor, do Wikichip, ele diz que mesmo o rendimento de 32,0% para 100 mm 2 calculados é um pouco baixo para a produção de riscos, a menos que você esteja feliz em correr muitos riscos.)
Obviamente, o rendimento de um chip de teste pode significar qualquer coisa. Um chip de sucesso pode simplesmente "ligar", e a taxa de defeitos não leva em consideração o quão bem o processo pode gerar energia e frequência. Como parte da divulgação, o TSMC também forneceu algumas parcelas 'shmoo' de tensão contra frequência para seu chip de teste de exemplo.
Para a CPU, o gráfico mostra uma frequência de 1,5 GHz a 0,7 volts, até 3,25 GHz a 1,2 volts.
Para a GPU, o gráfico mostra uma frequência de 0,66 GHz a 0,65 volts, até 1,43 GHz a 1,2 volts.
Alguém poderia argumentar que isso não é particularmente útil: os designs de CPUs e GPUs são muito diferentes e uma GPU profundamente integrada pode obter uma frequência muito menor na mesma voltagem, com base em seu design. Infelizmente, o TSMC não divulga o que eles usam como exemplo CPU / GPU, embora a parte da CPU geralmente seja um núcleo Arm (embora possa ser apenas um núcleo em um chip desse tamanho). Geralmente depende de quem é o parceiro principal para o nó do processo.
Um dos elementos-chave em futuros chips é a capacidade de suportar várias tecnologias de comunicação, e no chip de teste o TSMC também incluiu um transceptor projetado para permitir o PAM-4 de alta velocidade.
Já vimos transceptores de 112 Gb / s em outros processos, e o TSMC conseguiu fazer 112 Gb / s aqui com uma eficiência energética de 0,76 pJ / bit. Aumentando ainda mais a largura de banda, o TSMC conseguiu obter 130 Gb / s ainda dentro das tolerâncias no diagrama de olho, mas com uma eficiência de 0,96 pJ / bit. Isso é um bom presságio para qualquer tecnologia baseada em PAM-4, como o PCIe 6.0.
Depois de passar vários processos construídos com a litografia de imersão ArF baseada em 193nm, a contagem de máscaras para esses processadores cada vez mais complexos vem aumentando. O que costumavam ser 30-40 máscaras em 28 nm agora está acima de 70 máscaras em 14nm / 10nm, com relatos de que algumas tecnologias de processo de ponta já estão acima de 100 máscaras. Com este documento, o TSMC está dizendo que o uso extensivo de EUV em mais de 10 camadas do design reduzirá, pela primeira vez, o número de máscaras de processo com um novo nó de processo.
O benefício do EUV é a capacidade de substituir quatro ou cinco etapas de mascaramento não-EUV padrão por uma etapa de EUV. Isso se resume à maior definição fornecida no nível do silício pela tecnologia EUV. O outro lado é que o rendimento de uma única máquina EUV (175 bolachas por hora por máscara) é muito mais lento que uma máquina que não seja EUV (300 bolachas por hora por máscara); no entanto, a velocidade do EUV deve ser multiplicada por 4-5 para obtenha uma taxa de transferência de comparação. O uso extensivo do TSMC, deve-se argumentar, reduziria significativamente a contagem de máscaras. Em última análise, é apenas uma pequena gota.
Se assumirmos cerca de 60 máscaras para o processo 16FFC, o processo 10FF é cerca de 80-85 máscaras e 7FF é mais 90-95. Com 5FF e EUV, esse número volta ao número 75-80, em comparação com os 110 ou mais que poderia ter sido sem EUV. Isso simplifica as coisas, supondo que haja máquinas EUV suficientes para rodar. Relatórios recentes indicam que a ASML está atrasada no envio de seus pedidos de 2019 e planeja construir outros 25-27 em 2020 com demanda por pelo menos 50 máquinas.
Parte do documento do IEDM descreve sete tipos diferentes de transistor para uso dos clientes. Já mencionamos os novos tipos, eVT na extremidade alta e SVT-LL na extremidade inferior; no entanto, aqui estão algumas opções a serem usadas, dependendo do vazamento e do desempenho necessários.
Os três tipos principais são uLVT, LVT e SVT, todos os três com variantes de baixo vazamento (LL). Então o eLVT fica no topo, com um grande salto de uLVT para eLVT.
O efeito da co-otimização da tecnologia de design (DTCO)
Um dos recursos que se tornou muito aparente este ano no IEDM é o uso do DTCO. Em resumo, o DTCO é essencialmente um braço da otimização do processo que ocorre como resultado do design do chip - ou seja, pode ser muito fácil projetar um chip holístico e colocá-lo em silício, mas para obter o melhor desempenho / potência / área , ele precisa ser otimizado para o nó do processo do silício em questão. Os efeitos dessa co-otimização podem ser dramáticos: o equivalente a outro salto do nó do processo no PPA não é algo para ser detectado e também significa que leva tempo para ser implementado.
Uma desvantagem do DTCO é que, quando aplicada a um determinado processo ou design, significa que qualquer primeira geração de um nó de processo futuro é tecnicamente pior que a melhor versão holística da geração anterior, ou, na melhor das hipóteses, com paridade, mas muito mais caro. Portanto, para melhorar a tecnologia de processo anterior, pelo menos uma geração de DTCO deve ser aplicada ao novo nó antes que ele possa se tornar viável, tornando sua implementação ainda mais demorada.
Uma desvantagem do DTCO é que, quando aplicada a um determinado processo ou design, significa que qualquer primeira geração de um nó de processo futuro é tecnicamente pior que a melhor versão holística da geração anterior, ou, na melhor das hipóteses, com paridade, mas muito mais caro. Portanto, para melhorar a tecnologia de processo anterior, pelo menos uma geração de DTCO deve ser aplicada ao novo nó antes que ele possa se tornar viável, tornando sua implementação ainda mais demorada.
Felizmente, no artigo de 5nm da TSMC na IEDM, o tópico do DTCO é diretamente abordado. O chip de teste de 5 nm possui um elemento de DTCO aplicado, em vez de forçar brutalmente as regras de design, o que permitiu o dimensionamento das regras de design para uma redução geral de 40% no tamanho do chip. Portanto, esse chip de teste geral, com 17,92 mm 2 , teria sido mais semelhante a 25,1 mm 2 , com um rendimento de 73%, em vez de 80%. Não parece muito, mas neste caso tudo ajuda: com este elemento do DTCO, ele permite que o TSMC cite o aumento de 1,84x na densidade para 15 +% de aumento de velocidade / 30% de redução de energia.
Infelizmente, não temos os direitos de republicação do artigo completo. Para aqueles que têm acesso aos documentos do IEDM, procure
Plataforma de tecnologia de produção CMOS de 36,7 5nm com EUV completo e FinFETs de canal de alta mobilidade com células SRAM de 0,021 µm2 mais densas para SoC móvel e aplicativos de computação de alto desempenho, IEEE IEDM 2019
Um ponto de dados óbvio que o TSMC não divulgou são os detalhes exatos de seus tamanhos de passo de aleta, ou poli-pitch (cpp) contatado, que são frequentemente citados ao divulgar a produção de risco de novos nós de processo. Esperamos que o TSMC publique esses dados no devido tempo.
Plataforma de tecnologia de produção CMOS de 36,7 5nm com EUV completo e FinFETs de canal de alta mobilidade com células SRAM de 0,021 µm2 mais densas para SoC móvel e aplicativos de computação de alto desempenho, IEEE IEDM 2019
Um ponto de dados óbvio que o TSMC não divulgou são os detalhes exatos de seus tamanhos de passo de aleta, ou poli-pitch (cpp) contatado, que são frequentemente citados ao divulgar a produção de risco de novos nós de processo. Esperamos que o TSMC publique esses dados no devido tempo.
Ja tive um pc com:
Ryzen 7 2700
Gtx 1080
Asus prime b350 plus
ssd 240gb
hd 2tb
2x4gb ram
Mas tive de vender ele, agora quero montrar outro...
Quero esse ryzen 7 de novo, to em duvida de qual placa mãe pegar entre os modelos b350 e b450.
E tambem estou em duvida sobre a placa de video se pego uma gtx 1660 super ou uma rx 590...
Deem suas opinioes sobre placas maes b350 e b450que nao sejam mais de 800 reais...
E tambem sobre a placa de video gtx 1660 ou rx 590, ou alguma outra nesse nivel e preço...
E vale a pena memoria ram com 3000mhz ?
Se quiserem falar sobre outro processador ficarei grato.
Ryzen 7 2700
Gtx 1080
Asus prime b350 plus
ssd 240gb
hd 2tb
2x4gb ram
Mas tive de vender ele, agora quero montrar outro...
Quero esse ryzen 7 de novo, to em duvida de qual placa mãe pegar entre os modelos b350 e b450.
E tambem estou em duvida sobre a placa de video se pego uma gtx 1660 super ou uma rx 590...
Deem suas opinioes sobre placas maes b350 e b450que nao sejam mais de 800 reais...
E tambem sobre a placa de video gtx 1660 ou rx 590, ou alguma outra nesse nivel e preço...
E vale a pena memoria ram com 3000mhz ?
Se quiserem falar sobre outro processador ficarei grato.
Qual impacto real desse aumento de banda em aplicacoes "nao benchmark"?
ganha alguma performance em atividades que envolvam uso de memoria (como trabalhar com cad 3d, edicoes de imagem pesadas, etc)
e ganha fps também em altas taxas (csgo aqui por exemplo crava na faixa de 280 fps a 2133 e 330 a 3466 no bench)
Pessoal, uma dúvida que surgiu. Meu VCORE dificilmente diminui de 1.4V no perfil de energia Ryzen Balanced mesmo em idle. Testei aqui com o perfil de economia de energia e assim meu VCORE caiu pra 0.9V, ficando uma temperatura bem baixa.
Fui na BIOS e setei pra 1.3V meu VCORE. Porém, ele fica fixo independente do perfil escolhido.
Teria algum outro ajuste específico que fizesse meu VCORE baixar de valor e que variasse de acordo com o perfil de energia do Windows?
Fui na BIOS e setei pra 1.3V meu VCORE. Porém, ele fica fixo independente do perfil escolhido.
Teria algum outro ajuste específico que fizesse meu VCORE baixar de valor e que variasse de acordo com o perfil de energia do Windows?
1- Mobo a disponibilidade tá bem complicada, se não for fazer OC, recomendo Asrock b450 Pro 4.
2- Dependendo da sua paciência em aguardar estabilizarem os preços, quem sabe uma gtx 1660S seja outra boa opção.
3- Memória ram 3000mhz vale mto a pena, 8gb 3000mhz cl 15 Crucial Ballistix Sports.
4- Talvez até um r5 3600 se achar q o 3700x tá mto caro.
Por enqto é isso.
Obrigado amigo, vou dar uma pesquisada melhor
Por que você quer manipular o vCore? vCore alto não significa consumo alto (em idle). Sua mobo tem algum software pra monitorar o consumo? Se tiver, confere lá e vai ver que ele segue baixo.
O que gostaria de manipular pelo vCore na verdade é a temperatura. Eu entendi o que você quis dizer, mesmo com VCORE alto, pode ser que a corrente esteja baixa e assim a potência por ser produto de corrente x tensão não seja tão alto.
Mas eu cheguei num ajuste aqui que talvez seria o mais próximo do que estava procurando...
Deixei o PBO em Enable, 1,25V de VCORE. Alguns resultados prévios:
1 - Em idle temperatura de 40 graus
2 - Jogando Assasins Creed Odyssey em Atenas pegou clock de 4.2 GHz com boost de 4.25 GHz e temperatura máxima de 52 graus
Ainda não vi bater os 4.4 GHz com VCORE em auto e PBO enabled, a questão que observei em idle analisando inicialmente o VCORE alto era por conta da temperatura estar variando entre 45-55 graus, e nisso os coolers do radiador já começam a fazer um barulhão mesmo em 1300 RPM
Eu moro num lugar sossegado até demais, qualquer barulho do PC consigo ouvir. Quando to jogando não escuto nada por conta do som das caixas, mas se to de bobeira navegando em forum ou fazendo algum trampo de programação, acho que incomoda as fans ficarem acelerando toda hora. Eu cheguei a ajustar a curva de fan e deu uma melhorada.
Bacana, ainda não tive saco pra parar e fazer esse experimento, buscando um Vcore menor sem comprometer a performance.
--- Post duplo é unido automaticamente: ---
@TheBorba , voce conseguiu fazer o VCore oscilar pra baixo com o PB desligado/Vcore setado manualmente? Nem sei se isso eh possivel...
Não, o VCORE está fixo em 1.25V e meu PBO está em Enabled. As vezes ele sobe pra 1.26V mas deixar menos que isso não consegui.
Eu acho que de alguma forma é possível, só não encontrei o ajuste na Mobo. Na última BIOS mudou muita opção e to perdido... ainda mais que sou novo nos Ryzen 3000 ( eu to vindo de um R5 1600). Aparentemente vi em algum lugar na BIOS, mas já não lembro mais aonde, um lugar que informava a tensão máxima para aplicar com PBO habilitado e também quanto seria o Boost clock.
Ou seja, se eu conseguisse deixar o VCORE em auto e limitar a tensão do Boost, creio que conseguiria até baixar de 1.25V em idle.
Galera uma dúvida:
Atualmente estou com um kit G.Skill Trident-Z 2x 8GB DDR4 3000mhz (XMP)
Pretendo colocar outro kit igual pra ficar no total de 32Gb.
Minha dúvida é, por utilizar 4 modúlos (não sei se ainda é dual channel ou quad-channel) mas irei ter algum tipo de perda de performance ou de FPS em games?
Uso meu sistema em stock pois não vejo necessidade de overclock
Atualmente estou com um kit G.Skill Trident-Z 2x 8GB DDR4 3000mhz (XMP)
Pretendo colocar outro kit igual pra ficar no total de 32Gb.
Minha dúvida é, por utilizar 4 modúlos (não sei se ainda é dual channel ou quad-channel) mas irei ter algum tipo de perda de performance ou de FPS em games?
Uso meu sistema em stock pois não vejo necessidade de overclock
Até onde conheço, o am4 roda em dual channel msm usando 4 mods, e não perde em nada de desempenho, até ganha dependendo do caso. Mas os 32gb só serão úteis caso faça uso de edições de vídeo/renderizações, do contrário, manteria os 16gb por enqto.
Fico na duvida pois quando ativei o XMP das memorias (antes rodava em 2666mhz) ja deu uma diferença em ganho no fps.
Nao sei se 4 modulos exige ou mais do controlador e assim afetando a performance, por isso fiquei na duvida.
Não afeta em nada 2 ou 4 módulos, desde que estejam em Dual Channel.