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Processo de 5 nanômetros da TSMC na pista para o primeiro semestre de 2020
Os dispositivos são 15% mais rápidos e 30% mais eficientes em termos energéticos
Devices are 15 percent faster, 30 percent more energy efficient
spectrum.ieee.org
Foto: Taiwan Semiconductor Manufacturing Co aprimoramento de desempenho alcançado pelo novo processo de 5 nanômetros da TSMC se deve em parte à inclusão de um "canal de alta mobilidade". Como é criado? TSMC não revelou.
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Litografia EUV finalmente pronta para fabricação de chips
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TSMC diretor sênior de tecnologia avançada
Geoffrey Yeap diria sobre o ingrediente mistério que ajuda a impulsionar o desempenho de dispositivos feitos usando o
processo de fabricação da próxima geração da empresa . O N5, o processo de 5 nanômetros da TSMC, está a caminho da produção em grande volume durante o primeiro semestre de 2020, disse Yeap a engenheiros no
IEEE International Electron Device Meeting em San Francisco, quarta-feira.
Comparado com o processo de 7 nanômetros da empresa,
usado para fabricar os processadores iPhone X entre outros sistemas de última geração, o N5 leva a dispositivos 15% mais rápidos e 30% mais eficientes em termos de energia. Produz uma lógica 1,84 vezes menor que o processo anterior e produz células SRAM com apenas 0,021 micrômetros quadrados, a mais compacta já relatada, disse Yeap.
Atualmente, o processo está no que chamamos de produção de risco - os clientes iniciais correm o risco de que ele funcione para seus projetos. Yeap relatou que o rendimento médio inicial de SRAM foi de cerca de 80% e que a melhoria do rendimento foi mais rápida para o N5 do que qualquer outra introdução recente do processo.
N5 é o primeiro processo TSMC projetado em torno da litografia ultravioleta extrema (EUV). Como usa uma luz de 13,5 nanômetros em vez de 193 nanômetros, o EUV pode definir os recursos do chip em uma etapa - em comparação com três ou mais etapas usando a luz de 193 nanômetros.
Parte dessa melhoria de rendimento provavelmente se deve ao uso de
litografia ultravioleta extrema (EUV) . N5 é o primeiro processo TSMC projetado em torno do EUV. A geração anterior foi desenvolvida primeiro usando a litografia de imersão de 193 nanômetros estabelecida e,
quando o EUV foi introduzido , algumas das características mais difíceis de produzir chips foram feitas com a nova tecnologia. Como usa uma luz de 13,5 nanômetros em vez de 193 nanômetros, o EUV pode definir os recursos do chip em uma etapa - em comparação com três ou mais etapas usando a luz de 193 nanômetros. Com mais de 10 camadas EUV, o N5 é o primeiro processo novo "em muito tempo" que usa menos máscaras fotolitográficas do que seu antecessor, disse Yeap.
Parte do aprimoramento de desempenho vem da inclusão, pela primeira vez no processo do TSMC, de um "canal de alta mobilidade". A mobilidade da portadora de carga é a velocidade com que a corrente se move através do transistor e, portanto, limita a rapidez com que o dispositivo pode alternar. Questionado (várias vezes) sobre a composição do canal de alta mobilidade, a Yeap se recusou a oferecer detalhes. "Quem sabe, sabe", disse ele, provocando risadas da platéia.
O TSMC e outros exploraram canais baseados em germânio no passado . E no início do dia, a
Intel mostrou um processo 3D com NMOS de silicone na parte inferior e uma camada de PMOS de germânio acima.
Yeap nem mesmo seria amarrado em qual tipo de transistor, NMOS ou PMOS ou ambos, tinha o canal aprimorado. No entanto, o último provavelmente não é muito misterioso. Os buracos geralmente viajam mais lentamente através de dispositivos de silício do que elétrons e, portanto, os dispositivos PMOS se beneficiariam de uma maior mobilidade. Quando pressionado, o Yeap confirmou que apenas uma variedade de dispositivos tinha o canal de alta mobilidade.