EUV e chiplets (AMD ZEN) vieram para ficar
ASML, TSMC, Intel e EUV, advanced packaging no CSTIC 2020
Whenever Moore's Law has seemingly reached its physical limits, there have been always new tech innovations emerging to break the limits, with EUV process and advanced packaging technology among the latest enabling the extension of the law, according to Ju Long, SEMI's global vice president and...
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Sempre que a lei de Moore aparentemente atingiu seus limites físicos, sempre surgiram novas inovações tecnológicas para romper os limites, com o processo EUV e a avançada tecnologia de embalagem entre as mais recentes, permitindo a extensão da lei, de acordo com Ju Long, vice-presidente global da SEMI e Presidente do mercado da China.
Ju fez as observações ao falar na China Semiconductor Technology International Conference (CSTIC) 2020, realizada em conjunto com a Semicon China, de 29 de junho a 17 de julho no Shanghai International Expo Center, com os dois eventos organizados em conjunto pela SEMI e outras associações industriais relacionadas na China.
A conferência terá nove simpósios cobrindo todos os aspectos da tecnologia de semicondutores, com foco em processos avançados de fabricação e embalagem.
Em uma conferência virtual, o vice-presidente de P&D da ASML, Anthony Yen, disse que as ferramentas de litografia EUV são agora o único equipamento capaz de lidar com processos de 7 nm e mais avançados, com a tecnologia EUV já amplamente reconhecida como um dos fatores cruciais para romper os gargalos de Lei de Moore.
Yen citou estatísticas que indicam que a produção de wafer usando máquinas EUV já atingiu 10 milhões de peças no quarto trimestre de 2019, com a ASML vendendo um total de 53 séries EUV NXE: 3400 em 2019. Ele disse que o EUV se tornou a arma mais crítica para a fabricação de 7nm , CIs lógicos de 5 nm e 3 nm.
Yen continuou que a Samsung Electronics anunciou em março de 2020 sua adoção oficial do equipamento de litografia EUV para fabricar chips DRAM de 10nm, e espera-se que esse equipamento seja amplamente empregado em 2021 para apoiar o processo DRAM avançado.
Doug Yu, vice-presidente de P&D da TSMC, disse que a tecnologia de empacotamento do sistema de chiplet foi considerada outra arma para estender a validade da Lei de Moore, argumentando que os chiplets podem facilitar a integração de chips, reduzir custos de P&D, melhorar os índices de produtividade e materializar computação de alto desempenho. bem como inovações de design e arquitetura.
Yu revelou que a TSMC desenvolveu a tecnologia LIPINCONTM (interconexão de baixa tensão no pacote) com uma velocidade de transmissão de dados de 8 Gb / s / pino, projetada para otimizar o desempenho dos chiplets.
Além da tecnologia de processo de front-end, Yu continuou, a TSMC tem se empenhado em desenvolver processos avançados de empacotamento e a mais recente tecnologia de empacotamento 3D SoIC entrará em produção em volume em 2021, o que deverá facilitar a produção econômica de chips de alto desempenho.
Ravi Mahajan, pesquisador da Intel responsável pela criação de caminhos de tecnologia de montagem e empacotamento para futuros nós de silício, citou as estatísticas da Yole indicando que a escala avançada do mercado de embalagens aumentará para US $ 44 bilhões em 2024, o que levou a Intel a implementar implementações em embalagens 2.5D e 3D operações.
A Intel lançou a tecnologia de empacotamento EMIB 2.5D IC e o processo de empilhamento Foveros 3D IC, com densidade de empacotamento de circuito de 55nm para EMIB e 50nm para Foveros, em comparação com a densidade tradicional de 100nm do flip-chip.
Ele revelou que a Intel terá sua densidade de flip-chip reduzida ainda mais para 90 nm, a densidade EMIB melhorará para 30-45 nm e a densidade do 3D Foveros para 20-35 nm no futuro. Ele acrescentou que a tecnologia de embalagem 3D Foveros foi aplicada para processar sua plataforma de processador Lakefield.