mas ja foi anunciado oficialmente para 7 de novembro.
Que merda então kkkk
O reviews só dia 7 também?
Teve uns leakers famosos e que geralmente acertam que disseram que o anúncio é pra ser hoje, mas de oficial mesmo de conta da AMD só que o lançamento é dia 07 de Novembro mesmo.
www.igorslab.de
esse evento é de portas fechadas para um público seleto.
Vai de 5700X3D que esta R$1.363 em até 12x no armazém Brasil.
Eu não acho que vá aumentar muito, pq independente disso, ainda tem a geração anterior. Se os preços aumentarem mais, as vendas empacam. Aqui na Europa mesmo, aumentou absurdo os preços! Se aumentar mais, provavelmente ninguém vai comprar.
Leva sem problema algum. Na resolução 4k o diferencial é a placa de vídeo.
mais o X86_64 e o X64 nativo emulando o X86
Não é bem assim que funciona, meu caro.
AMD Ryzen 7 9800X3D Has the CCD on Top of the 3D V-cache Die, Not Under it
Much of the Ryzen 7 9800X3D teaser material from AMD had the recurring buzzwords "X3D Reimagined," causing us to speculate what it could be. 9550pro, a reliable source with hardware leaks, says that AMD has redesigned the way the CPU complex die (CCD) and 3D V-cache die (L3D) are stacked...www.techpowerup.com
Se entendi direito era uma questão de tamanho do tile, que precisava ser exatamente igual ao do die.
Se for verdade, a AMD implementou a ideia/abordagem da Intel antes dela (com o 'Adamantine', cache L4 que ficaria entre o interposer e o compute tile), que deveria vir com o MTL mas até agora nada xDAMD Ryzen 7 9800X3D Has the CCD on Top of the 3D V-cache Die, Not Under it
Much of the Ryzen 7 9800X3D teaser material from AMD had the recurring buzzwords "X3D Reimagined," causing us to speculate what it could be. 9550pro, a reliable source with hardware leaks, says that AMD has redesigned the way the CPU complex die (CCD) and 3D V-cache die (L3D) are stacked...
Seria esta nova abordagem que permitiria ter X3D cache em ambos os CCDs nos processadores com dois CCDs como estão especulando por ai?Se for verdade, a AMD implementou a ideia/abordagem da Intel antes dela (com o 'Adamantine', cache L4 que ficaria entre o interposer e o compute tile), que deveria vir com o MTL mas até agora nada xD
Quanto à informação em si, muitíssimo interessante, pois o cache esquenta menos que o CCD, logo colocar ele em baixo é melhor desse ponto de vista, mas tem vários problemas que virão junto, como uma maior distância dos núcleos ao substrato, com os TSV para dados e energia dificultando/aumentando o trajeto. Fora que o V-Cache não preenche o CCD por completo, apenas a área da L3$, tendo um pedaço de silício puro estrutural que fica por cima dos núcleos, como ficaria isso com o V-Cache em baixo? TSV com duas paradas (substrato -> L3$, L3$ -> V-$ ou substrato -> V-$, V-$ -> L3$)? E esse silício estrutural, ele continuará sendo simples ou terá TSVs, já que agora efe ficará abaixo dos núcleos?
Em parte, essa abordagem já seria uma "introdução", um paço inicial, para o BPD (que a Intel chama de PowerVia), então precisaria de um grande investimento e não deva custar barato em suas primeiras implementações... acho que estou dificultando de mais, esperar para saber como a AMD fará pois estou bem curioso
Não, na abordagem atual já é possível, a AMD não faz isso nos chips para o consumidor comum porque não vê necessidade / não trará ganhos expressivos pelo custo extra que teria que cobrar, mas nos chips para servidores todos os CCDs possuem V-Cache, provando que possível é mas não há interesse para esse mercado com foco gamer (até porque dificultaria mais ainda para o escalonador e poderia acabar prejudicando a latência ao invés de melhorar).
