[TÓPICO DEDICADO] Intel Socket 1851 - Meteor Lake / Arrow Lake

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Intel Core Ultra “Meteor Lake-H” será dividido em SKUs de 28W e 45W, Core Ultra 9 recebe 45W

METEOR-LAKE-POWER.png


Resumindo: A Intel cancelou a linha Meteorlake-P (responsável pelos chips de 28~35W), e agora lançará apenas as Meteorlake-U (dividido em U9 e U15) e Meteorlake-H, onde esta última será dividida em duas, a com consumo pleno (45W) apenas para o Core Ultra 9, enquanto que os Ultra 7 e Ultra 5 terão o TDP configurado para 28W, para ocupar o lugar do MTL-P. Não se sabe ao certo o motivo disto, mas os rumores apontam a problemas de produção :v
 
O desempenho da iGPU do Intel Meteor Lake Arc vaza: Mesmo nível da Radeon 780M

"Em termos de desempenho, a GPU Intel Arc Integrated marcou 27.249 pontos nos testes OpenCL do Geekbench 5, o que está quase no mesmo nível de um iGPU AMD Radeon 780M apresentado nas mais recentes APUs AMD Phoenix. Devemos observar que as CPUs Ryzen 7940HS e 7840HS de última geração obtêm uma pontuação OpenCL mais alta com sua Radeon 780M, mas também funcionam com TDPs mais altos, enquanto o Ryzen 7 7840U de 15-30W comparável apresenta uma pontuação semelhante para sua Radeon 780M iGPU."

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Muito bom, é assim que tem que ser, agressivo na evolução gráfica de sua iGPU, e não ficar dormindo repetindo a mesma arquitetura e configuração por anos, quem sabe agora a dona AMD não se mexe para entregar um desempenho melhor em suas APUs.
 
Documentos vazados listam o Intel Arrow Lake-S com 8P+16E+1LPE núcleos, TDP de 125W e detalhes completos do chipset série 800

"[...]Alguns dados nos slides vazados podem estar desatualizados, mas os detalhes importantes ainda estão aqui. A informação mais significativa é que se espera que o Arrow Lake-S apresente uma configuração de CPU de 24 núcleos. Esta configuração incluirá 8 P-Cores e 16 E-Cores, alinhando-a com a série de CPU Raptor Lake-S existente. Vale acrescentar que rumores anteriores sugeriam que a Intel duplicaria a contagem de núcleos eficientes para o Arrow Lake Refresh, mas esses documentos não mencionam tal produto, os slides mencionam apenas a configuração 8+16+1, com confirmação do suporte TDP de 125W para os supostos CPUs da série K.

Aparentemente a plataforma ARL-S apresentará pelo menos três variantes de matrizes para futuras CPUs. Espera-se que essas variantes sejam utilizadas em uma variedade de produtos de desktop e potencialmente se estendam a aplicativos móveis da série HX. O silício do Arrow Lake seria dividido em:​
- Die A (prováveis Ultra9 e Ultra7): 8 núcleos P + 16 núcleos E (24 núcleos)
- Die B (provável Ultra5): 6 núcleos P + 16 núcleos E (22 núcleos)
- Die C (prováveis Ultra5 e Ultra3): 6 núcleos P + 8 núcleos E (14 núcleos)


Novos detalhes da plataforma confirmam que as primeiras placas-mãe equipadas com soquete LGA-1851 suportarão memórias DDR5-6400, sem suporte à tecnologia DDR4. A primeira grande mudança da Intel para uma nova plataforma desde o Alder Lake também terá maior suporte PCIe Gen5 com a adição de 4 trilhas extras da CPU para armazenamento. A CPU terá 16 trilhas PCIe 5.0 dedicadas para gráficos, 4 trilhas PCIe 5.0 para armazenamento e 4 trilhas PCIe 4.0 para outro armazenamento. O chipset da série 800 terá um total de 24 trilhas PCIe Gen4, com pelo menos 8 dedicadas para duas unidades M.2 e 4+4+2 Gen4 para dispositivos conectados ao PCIe, como placas gráficas ou de expansão, confirma o novo diagrama. Aqui também temos a confirmação do suporte para DisplayPort 2.0 UHBR20 e Thunderbolt 4, mas sem menção ao Thunderbolt 5.

A Intel não fez nenhum comentário oficial sobre a longevidade da futura plataforma LGA-1851; na verdade, a Intel não fez nenhum comentário oficial. Extraoficialmente, espera-se que a nova plataforma suporte produtos até 2026, possivelmente estendendo-se à série Panther Lake-S."​
 
CPU Intel Arrow Lake-S identificada com 24 threads, sem suporte para Hyper-Threading e sem AVX512

4nO6HdigShXpZ4kg.jpg


Vale aquele aviso de que tanto o HT/SMT quanto o AVX512 podem apenas estar desativados no BIOS, pois esses vazamentos aparentemente se tratam de testes de estabilidade, mas é mais provável que estes recursos estejam ausentes mesmo. Como o MLID disse (ao menos em relação à Intel os vazamentos dele são mais confiáveis), o ARL-S se sairá melhor que o concorrente (Zen5) em tarefas mistas, empatará em tarefas single-thread e perderá em multi-thread. Só resta aguardar vazamentos de uma revisão mais recente ou o lançamento para confirmar se procede esse Intel inside.
 
CPU Intel Arrow Lake-S identificada com 24 threads, sem suporte para Hyper-Threading e sem AVX512

4nO6HdigShXpZ4kg.jpg


Vale aquele aviso de que tanto o HT/SMT quanto o AVX512 podem apenas estar desativados no BIOS, pois esses vazamentos aparentemente se tratam de testes de estabilidade, mas é mais provável que estes recursos estejam ausentes mesmo. Como o MLID disse (ao menos em relação à Intel os vazamentos dele são mais confiáveis), o ARL-S se sairá melhor que o concorrente (Zen5) em tarefas mistas, empatará em tarefas single-thread e perderá em multi-thread. Só resta aguardar vazamentos de uma revisão mais recente ou o lançamento para confirmar se procede esse Intel inside.
Será que vai valer a pena a intel desistir do HT? Pessoal na gringa tá com certo receio desse desativamento do HT.
 
Será que vai valer a pena a intel desistir do HT? Pessoal na gringa tá com certo receio desse desativamento do HT.
Se eles conseguirem melhorar MUITO o dispatcher e fazer com que a taxa de ocupação das EUs da CPU fiquem altas, desativar HT acaba sendo até benéfico, mas só testando pra saber.
 
Será que vai valer a pena a intel desistir do HT? Pessoal na gringa tá com certo receio desse desativamento do HT.
Receio dá, mas deve haver algum motivo grande por trás dessa decisão (se for verdade). A grosso modo o HT/SMT existe para usar 100% do processador, pois com apenas um thread partes do núcleo ficam ociosos enquanto outras trabalham, então ter outro thread usando essas partes maximiza a utilização (tanto que existem processadores com quatro threads por núcleo) e de tabela o desempenho mas hoje em dia isso não é tão preto no branco como era a 20 anos, os processadores estão mais complexos e utilizando muitos recursos que antigamente não existiam, inclusive com especialização, coprocessadores (como o NPU, por exemplo) e até little-cores, fora que com o SMT acaba-se afunilando os threads em alguma parte que executa em série ou começam a competir entre si por uma unidade de execução e ai quanto mais threads, pior (tudo depende do que está se processando).

Para o usuário comum, e coloco o comum mesmo (navegação na internet, office e games), perder o SMT gerará quase nenhum impacto negativo, inclusive alguns jogos e a suíte office rodam até melhor quando se desativa o SMT. Além disso tem a vantagem da segurança, remover o SMT deixa o processador "blindado" de muitos side-attacks que exploram justamente esse recurso. Para usuários um pouco mais avançados o SMT será uma perda (edição de video e imagem, compressão de vídeo, compilação de código, ...) mas creio que a visão da Intel será justamente empurrar esse público para sua plataforma HEDT, que segundo rumores voltará e de forma """mais acessível'"" (e coloca aspas nisso) pois será partida em duas (quase como a AMD faz, o Threadripper com quad-channel e Threadripper PRO com octa-channel).

Claro que há maneiras de contornar essas perdas, e evoluir no software é uma delas: Os chips M1/M2/... da Apple não usam SMT e nem por isso são ruins para edição de imagem e video, muito pelo contrário, tudo porque o software é muito bem atrelado ao hardware, fazendo os little-cores trabalharem como devem. Nesse cenário ter SMT é perda de eficiência. Falando em cenário, o que os rumores apontam é que a Intel está desistindo do HT porque ela vai implementar outra maneira de paralelização em seus P-cores, que podem inclusive usar os E-cores para auxilia-los, e esse método varia de nome conforme o rumor mas o princípio é o mesmo: Multi-thread inverso (ou seja, o que os Bulldozers deveriam fazer mas nunca fizeram de forma correta, com sua uArch CMT).

Basicamente ao invés de eu obter dois threads de um núcleo, eu obtenho um thread de dois ou mais núcleos, ou seja, o thread é quebrado em vários pequenos "pedaços" (threadlets) e estes são processados em paralelo em vários núcleos simultâneamente, e depois reordeno esses threadlets em um único thread novamente. Ao que tudo indica essa abordagem veio da compra da SoftMachines e sua arquitetura VISC, só que foi refinada/alterada pela Intel (segundo sua patente, os threadlets oriundos de tarefas leves são espalhados nos E-cores, enquanto os de tarefas pesadas são espalhados nos P-cores).

Lembro que na época do anúncio do VISC a abordagem era meio fantasiosa mas muito interessante (do mesmo jeito que a Prodigy, da Tachyum), tem até uma análise dela no Anandtech caso o @igormp ou algum outro interessado queira dar uma olhada. Por fim, pode ser só mais um hype em cima de um rumor com quase uma década, mas não deixa de ser interessante, afinal de contas a Intel não desativaria o HT a troco de nada.
 
Se eles conseguirem melhorar MUITO o dispatcher e fazer com que a taxa de ocupação das EUs da CPU fiquem altas, desativar HT acaba sendo até benéfico, mas só testando pra saber.
Pois vamos aguardar pela intel fazer algo milagroso..
--- Post duplo é unido automaticamente: ---

Receio dá, mas deve haver algum motivo grande por trás dessa decisão (se for verdade). A grosso modo o HT/SMT existe para usar 100% do processador, pois com apenas um thread partes do núcleo ficam ociosos enquanto outras trabalham, então ter outro thread usando essas partes maximiza a utilização (tanto que existem processadores com quatro threads por núcleo) e de tabela o desempenho mas hoje em dia isso não é tão preto no branco como era a 20 anos, os processadores estão mais complexos e utilizando muitos recursos que antigamente não existiam, inclusive com especialização, coprocessadores (como o NPU, por exemplo) e até little-cores, fora que com o SMT acaba-se afunilando os threads em alguma parte que executa em série ou começam a competir entre si por uma unidade de execução e ai quanto mais threads, pior (tudo depende do que está se processando).

Para o usuário comum, e coloco o comum mesmo (navegação na internet, office e games), perder o SMT gerará quase nenhum impacto negativo, inclusive alguns jogos e a suíte office rodam até melhor quando se desativa o SMT. Além disso tem a vantagem da segurança, remover o SMT deixa o processador "blindado" de muitos side-attacks que exploram justamente esse recurso. Para usuários um pouco mais avançados o SMT será uma perda (edição de video e imagem, compressão de vídeo, compilação de código, ...) mas creio que a visão da Intel será justamente empurrar esse público para sua plataforma HEDT, que segundo rumores voltará e de forma """mais acessível'"" (e coloca aspas nisso) pois será partida em duas (quase como a AMD faz, o Threadripper com quad-channel e Threadripper PRO com octa-channel).

Claro que há maneiras de contornar essas perdas, e evoluir no software é uma delas: Os chips M1/M2/... da Apple não usam SMT e nem por isso são ruins para edição de imagem e video, muito pelo contrário, tudo porque o software é muito bem atrelado ao hardware, fazendo os little-cores trabalharem como devem. Nesse cenário ter SMT é perda de eficiência. Falando em cenário, o que os rumores apontam é que a Intel está desistindo do HT porque ela vai implementar outra maneira de paralelização em seus P-cores, que podem inclusive usar os E-cores para auxilia-los, e esse método varia de nome conforme o rumor mas o princípio é o mesmo: Multi-thread inverso (ou seja, o que os Bulldozers deveriam fazer mas nunca fizeram de forma correta, com sua uArch CMT).

Basicamente ao invés de eu obter dois threads de um núcleo, eu obtenho um thread de dois ou mais núcleos, ou seja, o thread é quebrado em vários pequenos "pedaços" (threadlets) e estes são processados em paralelo em vários núcleos simultâneamente, e depois reordeno esses threadlets em um único thread novamente. Ao que tudo indica essa abordagem veio da compra da SoftMachines e sua arquitetura VISC, só que foi refinada/alterada pela Intel (segundo sua patente, os threadlets oriundos de tarefas leves são espalhados nos E-cores, enquanto os de tarefas pesadas são espalhados nos P-cores).

Lembro que na época do anúncio do VISC a abordagem era meio fantasiosa mas muito interessante (do mesmo jeito que a Prodigy, da Tachyum), tem até uma análise dela no Anandtech caso o @igormp ou algum outro interessado queira dar uma olhada. Por fim, pode ser só mais um hype em cima de um rumor com quase uma década, mas não deixa de ser interessante, afinal de contas a Intel não desativaria o HT a troco de nada.
Desativar a troco de nada igual o i7 9700k da medo.. esse CPU envelheceu muito mal, mas eu acredito que vá ter bons beneficios para nos users.
 
Pois vamos aguardar pela intel fazer algo milagroso..
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Desativar a troco de nada igual o i7 9700k da medo.. esse CPU envelheceu muito mal, mas eu acredito que vá ter bons beneficios para nos users.
Ali não foi a troco de nada, foi para causar segmentação mesmo, ela criou um patamar acima do i7 para não perder dinheiro (dado o tamanho do chip) e como esse novato i9 tinha a mesma quantidade de núcleos do veterano... bem, o HT virou luxo e foi desativado no i7 =S

E esse não será o caso no ARL, mas é muita pouca informação ainda, mesmo com o processador saindo esse ano já.
 
Será que vai valer a pena a intel desistir do HT? Pessoal na gringa tá com certo receio desse desativamento do HT.
Intel vai vender uma versão Pro com essas coisas
 
Basicamente ao invés de eu obter dois threads de um núcleo, eu obtenho um thread de dois ou mais núcleos, ou seja, o thread é quebrado em vários pequenos "pedaços" (threadlets) e estes são processados em paralelo em vários núcleos simultâneamente, e depois reordeno esses threadlets em um único thread novamente. Ao que tudo indica essa abordagem veio da compra da SoftMachines e sua arquitetura VISC, só que foi refinada/alterada pela Intel (segundo sua patente, os threadlets oriundos de tarefas leves são espalhados nos E-cores, enquanto os de tarefas pesadas são espalhados nos P-cores).
Pelo que eu entendi é como se a Thread fosse quebrada em várias "mini threads" para serem processadas por múltiplas threads que são executadas por dois ou mais núcleos (e não mais duas threads em um único núcleo) e, no final, uma thread seria a responsável por encapsular novamente todos estes pedaços microprocesados por outras threads? Ou as próprias threads teriam uma instrução para enviarem essas partes segmentadas e meio que unirem elas (mini threads) novamente?
 
Intel vai vender uma versão Pro com essas coisas
Ri, mas ai pensei e vi que ela tem essa capacidade... e ai o sorriso sumiu =X

Pelo que eu entendi é como se a Thread fosse quebrada em várias "mini threads" para serem processadas por múltiplas threads que são executadas por dois ou mais núcleos (e não mais duas threads em um único núcleo) e, no final, uma thread seria a responsável por encapsular novamente todos estes pedaços microprocesados por outras threads? Ou as próprias threads teriam uma instrução para enviarem essas partes segmentadas e meio que unirem elas (mini threads) novamente?
Quase isso, só o em negrito está errado. Segundo a patente da Intel existirá no processador duas unidades novas: A "Instruction Processing Circuit" (nome deveras original) que irá quebrar o thread em threadlets e o "Streamed Threading Circuitry" que cuidará de juntar os threadles em um único thread, após passar pelos núcleos.

Renting-Unit-Patent.jpg.webp


Perceba que na imagem essa primeira unidade está dentro de um "Web Engine Circuitry", que é o grande bloco novo que cuidará de quebrar os threads, separar os threadlets por peso/tamanho, enfileira-los/ordena-los para serem jogados no escalonador do sistema operacional (na verdade no Thread Director da própria Intel), que cuidará de distribuí-los nos núcleos P-core e E-cores. Só depois de processados é que eles serão re-odenados e juntados no STC.

A intenção disso tudo é não deixar o núcleo ocioso, nunca. O SMT é bom mas como disse os tempos mudaram e hoje essa abordagem não é muito eficiente, pois após o thread passar por uma parte do núcleo ela fica ociosa até o thread sair dele, e esse tempo "parado" poderia estar sendo usado e essa abordagem de threadlets faz justamente isso, claro que empenhando muitos desafios novos para serem resolvidos (por exemplo, nem tudo dá para quebrar em threadlets, e a parte de quebra e ordenação vai ser uma loucura ainda mais se colocarmos a parte especulativa no meio, vai ter pedaços de dezenas de threads espalhados fora de ordem em todo o CPU... imagina juntar tudo isso da forma correta? fully loaded, fully loco).
 
Agora com a imagem deu pra dar uma claridade na parada, mas ainda sim surgiu algumas dúvidas que a própria imagem da patente soou
Perceba que na imagem essa primeira unidade está dentro de um "Web Engine Circuitry", que é o grande bloco novo que cuidará de quebrar os threads, separar os threadlets por peso/tamanho
Segundo a imagem, teremos dois canais nos quais serão ordenados nas filas avançadas e comuns. Isso (ao menos pra mim) deixa claro que essa distriuição de onde passará os threadlets não será apenas por peso/tamanho e sim importância daquela thread fragmentada
A intenção disso tudo é não deixar o núcleo ocioso, nunca. O SMT é bom mas como disse os tempos mudaram e hoje essa abordagem não é muito eficiente, pois após o thread passar por uma parte do núcleo ela fica ociosa até o thread sair dele, e esse tempo "parado" poderia estar sendo usado e essa abordagem de threadlets faz justamente isso, claro que empenhando muitos desafios novos para serem resolvidos (por exemplo, nem tudo dá para quebrar em threadlets, e a parte de quebra e ordenação vai ser uma loucura ainda mais se colocarmos a parte especulativa no meio, vai ter pedaços de dezenas de threads espalhados fora de ordem em todo o CPU... imagina juntar tudo isso da forma correta? fully loaded, fully loco).
Minha outra dúvida tmb recai sobre esse conceito de manter o processador atuando sobre tudo msm que as taks sejam as menos impactantes somente para impedir o estado ocioso de algum núcleo
Digo pq, num cenário fora do corporativo, uma máquina estando em idle por consumir menos energia e deixando o CPU trabalhando em baixa carga sem precisar usar tudo que precisa de recursos, agora imagem que implementem isso, como ficará a questão de energia, consumo, alocação de recursos, escalonador do OS (que pode bugar dependendo do que é solicitado), porcentagem de uso do CPU etc
É mta coisa pra ser pensada e só coloquei aquelas que me vieram na cabeça agora e fora do ambiente enterprise, pois ali a bucha será mais punk. Afinal, temos aí o Power da IBM que possui em um núcleo oito threads
Mas vamos deixa esse abacaxi pra Intel e AMD resolverem, caso queiram mudar msm a forma de lidar com threads
 
Digo pq, num cenário fora do corporativo, uma máquina estando em idle por consumir menos energia e deixando o CPU trabalhando em baixa carga sem precisar usar tudo que precisa de recursos, agora imagem que implementem isso, como ficará a questão de energia, consumo, alocação de recursos, escalonador do OS (que pode bugar dependendo do que é solicitado), porcentagem de uso do CPU etc
A CPU nunca tá realmente 100% ociosa, o sistema operacional e outras coisas tão lá rodando. Vc conseguir encaixar a maior quantidade de coisas pra serem executadas permite que a CPU possa ficar mais tempo realmente 100% ociosa ao invés de ter de deixar certos componentes ligados pra fazer 1 coisinha ou outra (e isso acaba gerando mais consumo). Isso tme um pouco a ver com o famoso race to idle.
 
Segundo a imagem, teremos dois canais nos quais serão ordenados nas filas avançadas e comuns. Isso (ao menos pra mim) deixa claro que essa distriuição de onde passará os threadlets não será apenas por peso/tamanho e sim importância daquela thread fragmentada

[...] Mas vamos deixa esse abacaxi pra Intel e AMD resolverem, caso queiram mudar msm a forma de lidar com threads
Quando disse peso/tamanho me referia exatamente à importância (peso) e tempo de execução (tamanho). Caso queira dar uma lida na patente, e ver o escopo completo, segue o link:

Quanto à AMD mudar a forma do SMT ou desistir dele, ao menos nem eu, nem a internet está sabendo de algum rumor acerca disso. A única informação mais perto de algo parecido é da AMD remover a distinção dos Zen densos e não densos, a partir do Zen6 não haverá nenhum indicativo de qual tipo do núcleo é empregado, será tudo Zen6, denso ou não denso. Qual a intenção ou qual impacto isso causará só saberemos quando começarem os rumores do desempenho e arquitetura do Zen6.
 
Última edição:
CPU Intel Core Ultra 5 240F “Arrow Lake-S” para desktop supostamente baseada em matrizes 8+16 e 6+8, visando o segmento de nível básico

Resumindo, assim como já acontece, o Core i5 (agora Ultra 5) terá dois chips, o dos u7 capado (usado na versão K) e o dele próprio, mas agora a distinção se daria apenas na versão F (a versão comum, sem sufixo, seria baseada no chip 8P+16E). Até onde estão indo os rumores, o segundo die ARL não aparecerá no desktop, então a variante 6P+16E fica de fora e a linha toda será baseada nos 8P+16E ou 6P+8E.

Ah, o leaker também confirmou que o chip 6P+8E será fabricado no nó de 20A da Intel (Compute Tile), mas ainda não se sabe qual o nó do chip 8P+16E. Por fim, como não teremos SMT/HT é bem capaz, caso a linha Ultra 3 exista, de vermos E-cores nesses chips de entrada (4+4? 2+4? 4+8? Quem sabe). Mas até o momento nenhuma informação da linha "3", então sendo pessimista a linha Ultra só será composta pelos U5, U7 e U9, enquanto que a linha "3" ou não existirá, ou será lançada muito depois ou virá em outra arquitetura (refresh em outro socket? MTL ressuscitado? Também não dá para saber).
 
Intel Core Ultra 200 Desktop sem a linha "Ultra 3", com possível clock máximo de 5.5GHz para o Core Ultra 9 285K

Rumores indicam que o clock máximo do CPU ARL-S mais rápido será de 5.5GHz, mesma frequência do 12900KS, mas bem longe dos 6.2GHz do 14900KS, e segundo o MebiuW o desempenho ST desse Arrowlake não será maior que o do 14900KS, dada tamanha discrepância de clock (~700MHz). Então se a linha Ultra 200 não será melhor no MT (por ausência do SMT) e nem no ST, como a Intel vai "marketear" esta nova geração?

Outra, também está sendo dito que não teremos a linha "i3" dessa nova geração, ou seja, começará no Ultra 5 e terminará no Ultra 9, processadores de entrada apenas no LGA1700 que aparentemente continuará sendo vendido em conjunto com o LGA1851 (tal qual a AMD faz com o AM5, onde não se tem Ryzen 3 7000, e o socket AM4 que ainda ganha lançamentos).
 
Intel Core Ultra 200 Desktop sem a linha "Ultra 3", com possível clock máximo de 5.5GHz para o Core Ultra 9 285K

Rumores indicam que o clock máximo do CPU ARL-S mais rápido será de 5.5GHz, mesma frequência do 12900KS, mas bem longe dos 6.2GHz do 14900KS, e segundo o MebiuW o desempenho ST desse Arrowlake não será maior que o do 14900KS, dada tamanha discrepância de clock (~700MHz). Então se a linha Ultra 200 não será melhor no MT (por ausência do SMT) e nem no ST, como a Intel vai "marketear" esta nova geração?

Outra, também está sendo dito que não teremos a linha "i3" dessa nova geração, ou seja, começará no Ultra 5 e terminará no Ultra 9, processadores de entrada apenas no LGA1700 que aparentemente continuará sendo vendido em conjunto com o LGA1851 (tal qual a AMD faz com o AM5, onde não se tem Ryzen 3 7000, e o socket AM4 que ainda ganha lançamentos).
:money::money::money:
 
Rumores indicam que o clock máximo do CPU ARL-S mais rápido será de 5.5GHz, mesma frequência do 12900KS, mas bem longe dos 6.2GHz do 14900KS, e segundo o MebiuW o desempenho ST desse Arrowlake não será maior que o do 14900KS, dada tamanha discrepância de clock (~700MHz). Então se a linha Ultra 200 não será melhor no MT (por ausência do SMT) e nem no ST, como a Intel vai "marketear" esta nova geração?

Vamos esperar os testes...

Mas da para chamar de nova geração sim, Intel saindo do monolito 10nm com arquitetura (12th gen) requentada 3x para um Tile de 3nm com arquitetura nova.
O ruim dessa arquitetura nova, é que agora, como tudo que lançam, o foco é IA, teve perder espaço no chip para colocar uma NPU ou algo parecido.
Tomara que o IMC seja mais constante, falam em 6400 nativo, mas tomara que subir seja mais fácil.

Parece que agora a Intel está focada mais em eficiência e consumo, a performance está em segundo lugar...
Aposto que se a performance não for melhor que a do 14900K, vai surgir o gráfico de "performance per watt".
Porque nem a pau que o 285K, o primeiro flagship, já vai chegar com TDP de 125W, com PL2 de 253W que bate 430W no over. hahaha
 
Vamos esperar os testes...

Mas da para chamar de nova geração sim, Intel saindo do monolito 10nm com arquitetura (12th gen) requentada 3x para um Tile de 3nm com arquitetura nova.
O ruim dessa arquitetura nova, é que agora, como tudo que lançam, o foco é IA, teve perder espaço no chip para colocar uma NPU ou algo parecido.
Tomara que o IMC seja mais constante, falam em 6400 nativo, mas tomara que subir seja mais fácil.

Parece que agora a Intel está focada mais em eficiência e consumo, a performance está em segundo lugar...
Aposto que se a performance não for melhor que a do 14900K, vai surgir o gráfico de "performance per watt".
Porque nem a pau que o 285K, o primeiro flagship, já vai chegar com TDP de 125W, com PL2 de 253W que bate 430W no over. hahaha
Tem que se preocupar msm é com a performance em jogos já que a Intel vai mudar a forma de como se administra a memória no Chip(bye bye Ring-Bus)
 
Tem que se preocupar msm é com a performance em jogos já que a Intel vai mudar a forma de como se administra a memória no Chip(bye bye Ring-Bus)

Posso estar mto loco e errado, mas teoricamente o EMIB (Embedded Multi-Chip Interconnect Bridge) vai funcionar como ring bus.

Pelo menos para o cores e memória, o que pode azedar um pouco seria a comunicação entre os demais tiles (igpu, npu, io etc)
 
Posso estar mto loco e errado, mas teoricamente o EMIB (Embedded Multi-Chip Interconnect Bridge) vai funcionar como ring bus.

Pelo menos para o cores e memória, o que pode azedar um pouco seria a comunicação entre os demais tiles (igpu, npu, io etc)
EMIB é tecnologia de empacotamento, o que administra o sistema de memória entre eles a partir dos MTL é o IOSF que é tipo o Infinity Fabric da AMD, o problema desse sistema é que a penalidade na Latência do Chip é cabulosa.
 
EMIB é tecnologia de empacotamento, o que administra o sistema de memória entre eles a partir dos MTL é o IOSF que é tipo o Infinity Fabric da AMD, o problema desse sistema é que a penalidade na Latência do Chip é cabulosa.

Cara, será?

Pq MTL de notebook (a versão desktop foi cancelado) é controlado pelo tile SoC, não sei se é o IOSF antigo, porque não tem chipset.

Achei legal que o tile SoC tem 2x LP E-Cores, então desliga o tile Compute (6x P-Cores + 8x E-Cores) se não precisa, gasta energia só com um 2 tiles + SoC e IO.

No desktop ARL-S será que vai manter o SoC tile? Visto que já confirmaram que vai ter chipset series 800.

Mas tudo é ligado pelo base tile, o interposer com EMIB, a interconexão entre os tiles chama "tile 2 tile", não é um PCIE igual o infinity fabric, mas não vai sofrer com as latencias entre CCXs.
 
Cara, será?

Pq MTL de notebook (a versão desktop foi cancelado) é controlado pelo tile SoC, não sei se é o IOSF antigo, porque não tem chipset.
Yep, devido aos CPUs serem tiled agr eles adotaram o IOSF pra ser a controladora de memória deles, e infelizmente é uma bela bomba. Penalidade de Latencia em processador MTL são tristeza
Achei legal que o tile SoC tem 2x LP E-Cores, então desliga o tile Compute (6x P-Cores + 8x E-Cores) se não precisa, gasta energia só com um 2 tiles + SoC e IO.
Sim, LP cores no SOC serão a norma agr pra aumentar a eficiência energetica em processos que gastam menos energia, a AMD vai adotar também a partir do Strix Halo(só que com implementação diferente) Unico problema é que 2 LP E-cores não são o suficiente então devem aumentar pra 4.
No desktop ARL-S será que vai manter o SoC tile? Visto que já confirmaram que vai ter chipset series 800.
ARL-S ao que parece vai usar o SOC tile dos MTL-S que foram cancelados no Desktop, ao que parece a versão do Desktop não tem os LP E-cores que os SOC mobile tem, Plano da Intel é de Reutilizar os SOC tile em diferentes produtos tipo a AMD faz com seus IO dies.
Mas tudo é ligado pelo base tile, o interposer com EMIB, a interconexão entre os tiles chama "tile 2 tile", não é um PCIE igual o infinity fabric, mas não vai sofrer com as latencias entre CCXs.
Sim o EMIB e os Interposer conectam os tiles na questão do Empacotamento , mas quem é responsável pela conexão e comunicação entre eles é o IOSF.
 

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