Desse InfinityLink não se tem nenhuma informação, por isso não tenho nem como responder vocês. O que se sabe é que o total do tráfego é de 5,3TB/s, mas nem sabemos se esse valor é por chiplet ou o total da soma deles. Mas talvez nem dê para configurarmos ou saber a proporção, pois segundo o que foi informado ao Anandtech o objetivo desse link é ser transparente.
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AMD RDNA3 architecture ‘to exceed 3 GHz’ We received a picture showing the new Navi 31 GPU block diagram. AMD Navi 31 GPU is a chiplet design with one GCD (Graphics Compute Die) and six Memory Cache Dies (MCDs). The outer dies house dual 32-bit memory controllers each, combined with large L3...
videocardz.com
É, esse diagrama de bloco traz muita informação boa, e tem uma frase bem incômoda também: "Arquitetada para exceder os 3GHz".
Depois toco nessa linha, antes vamos às diferenças que não sabíamos até agora:
- 1,25MB para 3MB de cache L0 (+240%)
- 1MB para 3MB de cache L1 (+300%)
- 4MB para 6MB de cache L2 (+50%)
- 80% de ganho no RTRT à 2.5GHz
- MDIA (Acelerador Indireto de Múltiplas Chamadas)
- 8 para 12 primitivos por clock na unidade geométrica (+50%)
- Dobro de vazão de primitivos por vértice via hardware
- 4 para 6 primitivos por clock na unidade de rasterização (+50%)
- 144 para 192 pixel/clock (+50%)
- ROOE (o que o Angstronomics chamou de OREO)
- Sincronização de espera de pixels
Agora sim, aquela linha dos 3GHz: Muito se falou nos vazamentos da RDNA3 alcançar 3GHz e até o momento a única coisa que vem à cabeça para o decoupling e "apenas" 2.5GHz é justamente o consumo. Ficou claro por essa imagem do diagrama de bloco que mesmo informando sobre os 3GHz todos os números de desempenho são em cima de 2.5GHz (1,8x de RTRT, 2,7x de desempenho, 1,54x de perf/watt, ~61TFlops). Então o que dá para concluir aqui é que simplesmente a AMD limitou o clock para se encaixar nos 54% de ganho performance/watt em cima da geração anterior, e não extrapolar dois conectores de 8-pin de consumo. Somem isso ao consumo da intercomunicação GCD<->MCD e veremos que um clock mais alto impacta pesadamente o consumo (nesse ponto da comunicação mesmo, seriam mais de 100W do InfinityLink caso o clock da GPU fosse de 2.8GHz, então em 3GHz só ela consumiria quase 1/3 de todo o TDP atual da placa).
Não estou descartando outras possibilidades, mas pelo que temos essa é a resposta que me vem à cabeça. Agora vem uma pergunta séria: Não seria melhor investir novamente no HBM ao invés dessa separação MCD+InfCache? O custo dessa memória empilhada é tão impactante ao ponto da AMD preferir esse design chiplet? Estava colocando aqui na balança os dois e não cheguei a uma conclusão =S